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參數(shù)資料
| 型號(hào)： | 82860 |
| 英文描述： | Controller Miscellaneous - Datasheet Reference |
| 中文描述： | 控制器雜項(xiàng)-數(shù)據(jù)表參考 |
| 文件頁(yè)數(shù)： | 46/211頁(yè) |
| 文件大?。?/td> | 1099K |
| 代理商： | 82860 |
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Register Description
R
46
Intel
82860 MCH Datasheet
Term
Description
Reserved
Registers
In addition to reserved bits within a register, the MCH contains address locations in the
configuration space that are marked “Reserved”. When a “Reserved” register location
is read, a random value is returned. (“Reserved” registers can be 8-, 16-, or 32-bit in
size). Registers that are marked as “Reserved” must not be modified by system
software. Writes to “Reserved” registers may cause system failure.
Default Value
upon a Reset
Upon a Full Reset, the MCH sets all of its internal configuration registers to
predetermined
default
states. Some register values at reset are determined by
external strapping options. The default state represents the minimum functionality
feature set required to successfully bring up the system. Hence, it does not represent
the optimal system configuration. It is the responsibility of the system initialization
software (usually BIOS) to properly determine the DRAM configurations, operating
parameters and optional system features that are applicable, and to program the MCH
registers accordingly.
3.2
PCI Configuration Space Access
Hub Interface_A physically connects the MCH and ICH2. From a configuration standpoint, Hub
Interface_A is logically PCI bus #0. As a result, all devices internal to the MCH and ICH2 appear
to be on PCI bus #0. The system’s primary PCI expansion bus is physically attached to the ICH2
and, from a configuration perspective, appears to be a hierarchical PCI bus behind a PCI-to-PCI
bridge and therefore has a programmable PCI Bus number.
Note that the primary PCI bus is
referred to as PCI_A in this document and is not PCI bus #0 from a configuration
standpoint.
The AGP and 16-bit hub interface ports appear to system software to be real PCI
busses behind PCI-to-PCI bridges resident as devices on PCI bus #0.
The MCH contains up to four PCI devices within a single physical component. The configuration
registers for the six devices are mapped as devices residing on PCI bus #0.
Device 0: Host-Hub Interface_A Bridge/DRAM Controller. Logically this appears as a PCI
device residing on PCI bus #0. Physically Device 0 contains the standard PCI registers,
DRAM registers, the Graphics Aperture controller, and other MCH specific registers.
Device 1: Host-AGP Bridge. Logically this appears as a “virtual” PCI-to-PCI bridge residing
on PCI bus #0. Physically Device 1 contains the standard PCI-to-PCI bridge registers and the
standard AGP configuration registers (including the AGP I/O and memory address mapping).
Device 2: Host-Hub Interface_B Bridge. Logically this bridge appears to be a PCI-to-PCI
bridge device residing on PCI bus #0. Physically, Device 2 contains the standard PCI-to-PCI
registers.
Device 3: Host-Hub Interface_C Bridge. Logically this bridge appears to be a PCI-to-PCI
bridge device residing on PCI bus #0. Physically, Device 3 contains the standard PCI-to-PCI
registers.
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