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參數(shù)資料
| 型號： | XCV812E-8BG556I |
| 廠商： | Xilinx, Inc. |
| 英文描述： | Virtex-E 1.8 V Extended Memory Field Programmable Gate Arrays |
| 中文描述： | 的Virtex娥內(nèi)存擴展1.8伏現(xiàn)場可編程門陣列 |
| 文件頁數(shù)： | 61/116頁 |
| 文件大?。?/td> | 1087K |
| 代理商： | XCV812E-8BG556I |
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Virtex-E 1.8 V Extended Memory Field Programmable Gate Arrays
DS025-3 (v2.2) July 17, 2002
www.xilinx.com
1-800-255-7778
Module 3 of 4
7
R
IOB Output Switching Characteristics,
Figure 1
Output delays terminating at a pad are specified for LVTTL with 12 mA drive and fast slew rate. For other standards, adjust
the delays with the values shown in
‘‘IOB Output Switching Characteristics Standard Adjustments’’ on page 8
..
Speed Grade
(2)
-8
Units
Description
(1)
Symbol
Min
3
-7
-6
Propagation Delays
O input to Pad
T
IOOP
T
IOOLP
1.04
2.5
2.7
2.9
ns, max
O input to Pad via transparent latch
1.24
2.9
3.1
3.4
ns, max
3-State Delays
T input to Pad high-impedance (Note 2)
T
IOTHZ
T
IOTON
0.73
1.5
1.7
1.9
ns, max
T input to valid data on Pad
1.13
2.7
2.9
3.1
ns, max
T input to Pad high-impedance via transparent
latch (Note 2)
T
IOTLPHZ
0.86
1.8
2.0
2.2
ns, max
T input to valid data on Pad via transparent latch
T
IOTLPON
T
GTS
1.26
3.0
3.2
3.4
ns, max
GTS to Pad high impedance (Note 2)
1.94
4.1
4.6
4.9
ns, max
Sequential Delays
Clock CLK to Pad
T
IOCKP
0.97
2.4
2.8
2.9
ns, max
Clock CLK to Pad high-impedance (synchronous)
(Note 2)
T
IOCKHZ
0.77
1.6
2.0
2.2
ns, max
Clock CLK to valid data on Pad (synchronous)
T
IOCKON
1.17
2.8
3.2
3.4
ns, max
Setup and Hold Times before/after Clock CLK
O input
T
IOOCK
/
T
IOCKO
T
IOOCECK
/
T
IOCKOCE
T
IOSRCKO
/
T
IOCKOSR
T
IOTCK
/
T
IOCKT
T
IOTCECK
/
T
IOCKTCE
T
IOSRCKT
/
T
IOCKTSR
0.43 / 0
0.9 / 0
1.0 / 0
1.1 / 0
ns, min
OCE input
0.28 / 0
0.55 / 0.01
0.7 / 0
0.7 / 0
ns, min
SR input (OFF)
0.40 / 0
0.8 / 0
0.9 / 0
1.0 / 0
ns, min
3-State Setup Times, T input
0.26 / 0
0.51 / 0
0.6 / 0
0.7 / 0
ns, min
3-State Setup Times, TCE input
0.30 / 0
0.6 / 0
0.7 / 0
0.8 / 0
ns, min
3-State Setup Times, SR input (TFF)
0.38 / 0
0.8 / 0
0.9 / 0
1.0 / 0
ns, min
Set/Reset Delays
SR input to Pad (asynchronous)
T
IOSRP
1.30
3.1
3.3
3.5
ns, max
SR input to Pad high-impedance (asynchronous)
(Note 2)
T
IOSRHZ
1.08
2.2
2.4
2.7
ns, max
SR input to valid data on Pad (asynchronous)
T
IOSRON
T
IOGSRQ
1.48
3.4
3.7
3.9
ns, max
GSR to Pad
3.88
7.6
8.5
9.7
ns, max
Notes:
1.
A Zero “0” Hold Time listing indicates no hold time or a negative hold time. Negative values can not be guaranteed “best-case”, but
if a “0” is listed, there is no positive hold time.
3-state turn-off delays should not be adjusted.
2.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| XCV812E-8BG560C | Virtex-E 1.8 V Extended Memory Field Programmable Gate Arrays |
| XCV812E-8BG560I | Virtex-E 1.8 V Extended Memory Field Programmable Gate Arrays |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| XCV812E-8BG560C | 功能描述:IC FPGA 1.8V C-TEMP 560-MBGA RoHS:否 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:Virtex®-E EM 產(chǎn)品變化通告:XC4000(E,L) Discontinuation 01/April/2002 標準包裝:24 系列:XC4000E/X LAB/CLB數(shù):100 邏輯元件/單元數(shù):238 RAM 位總計:3200 輸入/輸出數(shù):80 門數(shù):3000 電源電壓:4.5 V ~ 5.5 V 安裝類型:表面貼裝 工作溫度:-40°C ~ 100°C 封裝/外殼:120-BCBGA 供應(yīng)商設(shè)備封裝:120-CPGA（34.55x34.55） |
| XCV812E-8BG560I | 制造商:XILINX 制造商全稱:XILINX 功能描述:Virtex-E 1.8 V Extended Memory Field Programmable Gate Arrays |
| XCV812E-8BG676C | 制造商:XILINX 制造商全稱:XILINX 功能描述:Virtex-E 1.8 V Extended Memory Field Programmable Gate Arrays |
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| XCV812E-8BG900C | 制造商:XILINX 制造商全稱:XILINX 功能描述:Virtex-E 1.8 V Extended Memory Field Programmable Gate Arrays |
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