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參數(shù)資料
| 型號： | XCV812E-7FG676C |
| 廠商： | Xilinx, Inc. |
| 英文描述： | Virtex-E 1.8 V Extended Memory Field Programmable Gate Arrays |
| 中文描述： | 的Virtex娥內(nèi)存擴展1.8伏現(xiàn)場可編程門陣列 |
| 文件頁數(shù)： | 65/116頁 |
| 文件大?。?/td> | 1087K |
| 代理商： | XCV812E-7FG676C |
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Virtex-E 1.8 V Extended Memory Field Programmable Gate Arrays
DS025-3 (v2.2) July 17, 2002
www.xilinx.com
1-800-255-7778
Module 3 of 4
11
R
CLB Switching Characteristics
Delays originating at F/G inputs vary slightly according to the input used, see
Figure 2
. The values listed below are
worst-case. Precise values are provided by the timing analyzer.
Description
(1)
Symbol
Speed Grade
Units
Min
-8
-7
-6
Combinatorial Delays
4-input function: F/G inputs to X/Y outputs
T
ILO
T
IF5
T
IF5X
T
IF6Y
T
F5INY
0.19
0.40
0.42
0.47
ns, max
5-input function: F/G inputs to F5 output
0.36
0.76
0.8
0.9
ns, max
5-input function: F/G inputs to X output
0.35
0.74
0.8
0.9
ns, max
6-input function: F/G inputs to Y output via F6 MUX
0.35
0.74
0.9
1.0
ns, max
6-input function: F5IN input to Y output
0.04
0.11
0.20
0.22
ns, max
Incremental delay routing through transparent latch
to XQ/YQ outputs
T
IFNCTL
0.27
0.63
0.7
0.8
ns, max
BY input to YB output
T
BYYB
0.19
0.38
0.46
0.51
ns, max
Sequential Delays
FF Clock CLK to XQ/YQ outputs
T
CKO
T
CKLO
0.34
0.78
0.9
1.0
ns, max
Latch Clock CLK to XQ/YQ outputs
0.40
0.77
0.9
1.0
ns, max
Setup and Hold Times before/after Clock CLK
4-input function: F/G Inputs
T
ICK
/
T
CKI
T
IF5CK
/
T
CKIF5
T
F5INCK
/
T
CKF5IN
T
IF6CK
/
T
CKIF6
T
DICK
/
T
CKDI
T
CECK
/
T
CKCE
T
RCK /
T
CKR
0.39 / 0
0.9 / 0
1.0 / 0
1.1 / 0
ns, min
5-input function: F/G inputs
0.55 / 0
1.3 / 0
1.4 / 0
1.5 / 0
ns, min
6-input function: F5IN input
0.27 / 0
0.6 / 0
0.8 / 0
0.8 / 0
ns, min
6-input function: F/G inputs via F6 MUX
0.58 / 0
1.3 / 0
1.5 / 0
1.6 / 0
ns, min
BX/BY inputs
0.25 / 0
0.6 / 0
0.7 / 0
0.8 / 0
ns, min
CE input
0.28 / 0
0.55 / 0
0.7 / 0
0.7 / 0
ns, min
SR/BY inputs (synchronous)
0.24 / 0
0.46 / 0
0.52 / 0
0.6 / 0
ns, min
Clock CLK
Minimum Pulse Width, High
T
CH
T
CL
0.56
1.2
1.3
1.4
ns, min
Minimum Pulse Width, Low
0.56
1.2
1.3
1.4
ns, min
Set/Reset
Minimum Pulse Width, SR/BY inputs
T
RPW
0.94
1.9
2.1
2.4
ns, min
Delay from SR/BY inputs to XQ/YQ outputs
(asynchronous)
T
RQ
0.39
0.8
0.9
1.0
ns, max
Toggle Frequency (MHz) (for export control)
F
TOG
-
416
400
357
MHz
Notes:
1.
A Zero “0” Hold Time listing indicates no hold time or a negative hold time. Negative values can not be guaranteed “best-case”, but
if a “0” is listed, there is no positive hold time.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| XCV812E-7FG676I | Virtex-E 1.8 V Extended Memory Field Programmable Gate Arrays |
| XCV812E-7FG900C | Virtex-E 1.8 V Extended Memory Field Programmable Gate Arrays |
| XCV812E-7FG900I | Virtex-E 1.8 V Extended Memory Field Programmable Gate Arrays |
| XCV812E-8BG404C | Virtex-E 1.8 V Extended Memory Field Programmable Gate Arrays |
| XCV812E-8BG404I | Virtex-E 1.8 V Extended Memory Field Programmable Gate Arrays |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| XCV812E-7FG676I | 制造商:XILINX 制造商全稱:XILINX 功能描述:Virtex-E 1.8 V Extended Memory Field Programmable Gate Arrays |
| XCV812E-7FG900C | 功能描述:IC FPGA 1.8V C-TEMP 900-FBGA RoHS:否 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:Virtex®-E EM 產(chǎn)品變化通告:XC4000(E,L) Discontinuation 01/April/2002 標準包裝:24 系列:XC4000E/X LAB/CLB數(shù):100 邏輯元件/單元數(shù):238 RAM 位總計:3200 輸入/輸出數(shù):80 門數(shù):3000 電源電壓:4.5 V ~ 5.5 V 安裝類型:表面貼裝 工作溫度:-40°C ~ 100°C 封裝/外殼:120-BCBGA 供應(yīng)商設(shè)備封裝:120-CPGA（34.55x34.55） |
| XCV812E-7FG900I | 制造商:XILINX 制造商全稱:XILINX 功能描述:Virtex-E 1.8 V Extended Memory Field Programmable Gate Arrays |
| XCV812E-8BG404C | 制造商:XILINX 制造商全稱:XILINX 功能描述:Virtex-E 1.8 V Extended Memory Field Programmable Gate Arrays |
| XCV812E-8BG404I | 制造商:XILINX 制造商全稱:XILINX 功能描述:Virtex-E 1.8 V Extended Memory Field Programmable Gate Arrays |
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