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    參數(shù)資料
    

    


    


    
型號：
XCV600E-6BG560I

    

    
廠商：
Xilinx Inc

    

    
文件頁數(shù)：
1/233頁

    

    
文件大?。?/td>
0K

    

    
描述：
IC FPGA 1.8V I-TEMP 560-MBGA

    

    
產(chǎn)品變化通告：
FPGA Family Discontinuation 18/Apr/2011
    		

    

    
標準包裝：
1

    

    
系列：
Virtex®-E

    

    
LAB/CLB數(shù)：
3456
    		

    

    
邏輯元件/單元數(shù)：
15552
    		

    

    
RAM 位總計：
294912
    		

    

    
輸入/輸出數(shù)：
404
    		

    

    
門數(shù)：
985882
    		

    

    
電源電壓：
1.71 V ~ 1.89 V
    		

    

    
安裝類型：
表面貼裝
    		

    

    
工作溫度：
-40°C ~ 100°C
    		

    

    
封裝/外殼：
560-LBGA，金屬
    		

    

    
供應商設備封裝：
560-MBGA（42.5x42.5）
    		

    

    

    

	
    
    
    
    當前第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁第193頁第194頁第195頁第196頁第197頁第198頁第199頁第200頁第201頁第202頁第203頁第204頁第205頁第206頁第207頁第208頁第209頁第210頁第211頁第212頁第213頁第214頁第215頁第216頁第217頁第218頁第219頁第220頁第221頁第222頁第223頁第224頁第225頁第226頁第227頁第228頁第229頁第230頁第231頁第232頁第233頁
    

    
    
	
     2000-2014 Xilinx, Inc. All rights reserved. All Xilinx trademarks, registered trademarks, patents, and disclaimers are as listed at http://www.xilinx.com/legal.htm.
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    DS022-1 (v3.0) March 21, 2014
    Module 1 of 4
    Production Product Specification
    1
    — OBSOLETE — OBSOLETE — OBSOLETE — OBSOLETE —
    Features
    Fast, High-Density 1.8 V FPGA Family
    -
    Densities from 58 k to 4 M system gates
    -
    130 MHz internal performance (four LUT levels)
    -
    Designed for low-power operation
    -
    PCI compliant 3.3 V, 32/64-bit, 33/ 66-MHz
    Highly Flexible SelectI/O+ Technology
    -
    Supports 20 high-performance interface standards
    -
    Up to 804 singled-ended I/Os or 344 differential I/O
    pairs for an aggregate bandwidth of > 100 Gb/s
    Differential Signalling Support
    -
    LVDS (622 Mb/s), BLVDS (Bus LVDS), LVPECL
    -
    Differential I/O signals can be input, output, or I/O
    -
    Compatible with standard differential devices
    -
    LVPECL and LVDS clock inputs for 300+ MHz
    clocks
    Proprietary High-Performance SelectLink
    Technology
    -
    Double Data Rate (DDR) to Virtex-E link
    -
    Web-based HDL generation methodology
    Sophisticated SelectRAM+ Memory Hierarchy
    -
    1 Mb of internal configurable distributed RAM
    -
    Up to 832 Kb of synchronous internal block RAM
    -
    True Dual-Port BlockRAM capability
    -
    Memory bandwidth up to 1.66 Tb/s (equivalent
    bandwidth of over 100 RAMBUS channels)
    -
    Designed for high-performance Interfaces to
    External Memories
    -
    200 MHz ZBT* SRAMs
    -
    200 Mb/s DDR SDRAMs
    -
    Supported by free Synthesizable reference design
    High-Performance Built-In Clock Management Circuitry
    -
    Eight fully digital Delay-Locked Loops (DLLs)
    -
    Digitally-Synthesized 50% duty cycle for Double
    Data Rate (DDR) Applications
    -
    Clock Multiply and Divide
    -
    Zero-delay conversion of high-speed LVPECL/LVDS
    clocks to any I/O standard
    Flexible Architecture Balances Speed and Density
    -
    Dedicated carry logic for high-speed arithmetic
    -
    Dedicated multiplier support
    -
    Cascade chain for wide-input function
    -
    Abundant registers/latches with clock enable, and
    dual synchronous/asynchronous set and reset
    -
    Internal 3-state bussing
    -
    IEEE 1149.1 boundary-scan logic
    -
    Die-temperature sensor diode
    Supported by Xilinx Foundation and Alliance Series
    Development Systems
    -
    Further compile time reduction of 50%
    -
    Internet Team Design (ITD) tool ideal for
    million-plus gate density designs
    -
    Wide selection of PC and workstation platforms
    SRAM-Based In-System Configuration
    -
    Unlimited re-programmability
    Advanced Packaging Options
    -
    0.8 mm Chip-scale
    -1.0 mm BGA
    -
    1.27 mm BGA
    -HQ/PQ
    0.18
    μm 6-Layer Metal Process
    100% Factory Tested
    * ZBT is a trademark of Integrated Device Technology, Inc.
    0
    Virtex-E 1.8 V
    Field Programmable Gate Arrays
    DS022-1 (v3.0) March 21, 2014
    00
    Production Product Specification
    R
    
    
    
    
    
    


    


    

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 制造商:XILINX 制造商全稱:XILINX 功能描述:Virtex⑩-E 1.8 V Field Programmable Gate Arrays

    

    
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 制造商:XILINX 制造商全稱:XILINX 功能描述:Virtex⑩-E 1.8 V Field Programmable Gate Arrays

    

    
XCV600E6FG676C
 制造商:XILINX 功能描述:_ 制造商:Xilinx 功能描述:

    

    
XCV600E-6FG676C
功能描述:IC FPGA 1.8V C-TEMP 676-FBGA RoHS:否 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:Virtex®-E 產(chǎn)品變化通告:Step Intro and Pkg Change 11/March/2008 標準包裝:1 系列:Virtex®-5 SXT LAB/CLB數(shù):4080 邏輯元件/單元數(shù):52224 RAM 位總計:4866048 輸入/輸出數(shù):480 門數(shù):- 電源電壓:0.95 V ~ 1.05 V 安裝類型:表面貼裝 工作溫度:-40°C ~ 100°C 封裝/外殼:1136-BBGA，F(xiàn)CBGA 供應商設備封裝:1136-FCBGA 配用:568-5088-ND - BOARD DEMO DAC1408D750122-1796-ND - EVALUATION PLATFORM VIRTEX-5

    

    
XCV600E6FG676I
 制造商:Xilinx 功能描述:

    

    
    
    
    
	
    	
    
    
     
     
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                                    批號
                                    封裝
                                  
    
                                    
                                
                                
    
                                    
                                        
    
                                            
                                            
                                        
    
                                        		
                                     
                                    
                                        
    
                                        		
                                    
                                        
    
                                        		
                                    
                                        
    
                                        		
                                    
                                        
    
                                        		
                                  
    
                                  
                                   
                                    
                            
    
                             
                             
							                            
    
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    我的聯(lián)系方式
    
                     
                     
                       
    
                                
                                
                                
    
                                    
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