參數(shù)資料
型號(hào)： XC5VLX330T-2FF1738C
廠商： Xilinx Inc
文件頁(yè)數(shù)： 41/91頁(yè)
文件大?。?/td> 0K
描述： IC FPGA VIRTEX-5 330K 1738FBGA
標(biāo)準(zhǔn)包裝： 1
系列： Virtex®-5 LXT
LAB/CLB數(shù)： 25920
邏輯元件/單元數(shù)： 331776
RAM 位總計(jì)： 11943936
輸入/輸出數(shù)： 960
電源電壓： 0.95 V ~ 1.05 V
安裝類(lèi)型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 1738-BBGA，F(xiàn)CBGA
供應(yīng)商設(shè)備封裝： 1738-FCBGA
配用： 568-5088-ND - BOARD DEMO DAC1408D750
HW-V5-ML525-FXT-UNI-G-J-ND - EVAL BD ROCKETIO GTX VIRTEX5 JPN
HW-V5-ML525-FXT-UNI-G-ND - EVAL BOARD ROCKETIO GTX VIRTEX5
HW-V5-ML525-UNI-G-ND - EVAL PLATFORM ROCKET IO VIRTEX-5
HW-AFX-FF1738-500-G-ND - BOARD DEV VIRTEX 5 FF1738
Virtex-5 FPGA Data Sheet: DC and Switching Characteristics
DS202 (v5.3) May 5, 2010
Product Specification
46
CLB Distributed RAM Switching Characteristics (SLICEM Only)
CLB Shift Register Switching Characteristics (SLICEM Only)
Table 66: CLB Distributed RAM Switching Characteristics
Symbol
Description
Speed Grade
Units
-3
-2
-1
Sequential Delays
TSHCKO
Clock to A – B outputs
1.08
1.26
1.54
ns, Max
TSHCKO_1
Clock to AMUX – BMUX outputs
1.19
1.38
1.68
ns, Max
Setup and Hold Times Before/After Clock CLK
TDS/TDH
A – D inputs to CLK
0.72
0.20
0.84
0.22
1.03
0.26
ns, Min
TAS/TAH
Address An inputs to clock
0.41
0.20
0.46
0.22
0.54
0.27
ns, Min
TWS/TWH
WE input to clock
0.34
–0.06
0.39
–0.04
0.46
–0.02
ns, Min
TCECK/TCKCE
CE input to CLK
0.36
–0.08
0.42
–0.07
0.51
–0.06
ns, Min
Clock CLK
TMPW
Minimum pulse width
0.70
0.82
1.00
ns, Min
TMCP
Minimum clock period
1.40
1.64
2.00
ns, Min
Notes:
1.
A Zero “0” Hold Time listing indicates no hold time or a negative hold time. Negative values cannot be guaranteed “best-case”, but if a “0” is
listed, there is no positive hold time.
2.
TSHCKO also represents the CLK to XMUX output. Refer to TRACE report for the CLK to XMUX path.
Table 67: CLB Shift Register Switching Characteristics
Symbol
Description
Speed Grade
Units
-3
-2
-1
Sequential Delays
TREG
Clock to A – D outputs
1.23
1.43
1.73
ns,
Max
TREG_MUX
Clock to AMUX – DMUX output
1.33
1.55
1.87
ns,
Max
TREG_M31
Clock to DMUX output via M31 output
0.99
1.15
1.38
ns,
Max
Setup and Hold Times Before/After Clock CLK
TWS/TWH
WE input
0.21
–0.06
0.24
–0.04
0.29
–0.02
ns, Min
TCECK/TCKCE
CE input to CLK
0.23
–0.08
0.27
–0.07
0.33
–0.06
ns, Min
TDS/TDH
A – D inputs to CLK
0.57
0.07
0.66
0.09
0.78
0.11
ns, Min
Clock CLK
TMPW
Minimum pulse width
0.60
0.70
0.85
ns, Min
Notes:
1.
A Zero “0” Hold Time listing indicates no hold time or a negative hold time. Negative values cannot be guaranteed “best-case”, but if a “0” is
listed, there is no positive hold time.
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PDF描述
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RSC65DRAS CONN EDGECARD 130PS R/A .100 SLD
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XC5VLX330T-2FFG1738C 功能描述:IC FPGA VIRTEX-5 330K 1738FBGA RoHS:是 類(lèi)別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場(chǎng)可編程門(mén)陣列） 系列:Virtex®-5 LXT 產(chǎn)品變化通告:XC4000(E,L) Discontinuation 01/April/2002 標(biāo)準(zhǔn)包裝:24 系列:XC4000E/X LAB/CLB數(shù):100 邏輯元件/單元數(shù):238 RAM 位總計(jì):3200 輸入/輸出數(shù):80 門(mén)數(shù):3000 電源電壓:4.5 V ~ 5.5 V 安裝類(lèi)型:表面貼裝 工作溫度:-40°C ~ 100°C 封裝/外殼:120-BCBGA 供應(yīng)商設(shè)備封裝:120-CPGA（34.55x34.55）
XC5VLX330T-2FFG1738CES 制造商:Xilinx 功能描述:
XC5VLX330T-2FFG1738CES9993 制造商:Xilinx 功能描述:
XC5VLX50 制造商:XILINX 制造商全稱:XILINX 功能描述:Virtex-5 Family Overview
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