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參數(shù)資料
| 型號： | XC3S4000-5FGG900C |
| 廠商： | Xilinx Inc |
| 文件頁數(shù)： | 190/272頁 |
| 文件大?。?/td> | 0K |
| 描述： | SPARTAN-3A FPGA 4M 900-FBGA |
| 產(chǎn)品培訓(xùn)模塊： | Extended Spartan 3A FPGA Family |
| 標(biāo)準(zhǔn)包裝： | 27 |
| 系列： | Spartan®-3 |
| LAB/CLB數(shù)： | 6912 |
| 邏輯元件/單元數(shù)： | 62208 |
| RAM 位總計(jì)： | 1769472 |
| 輸入/輸出數(shù)： | 633 |
| 門數(shù)： | 4000000 |
| 電源電壓： | 1.14 V ~ 1.26 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 900-BBGA |
| 供應(yīng)商設(shè)備封裝： | 900-FBGA |
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Spartan-3 FPGA Family: Functional Description
DS099 (v3.1) June 27, 2013
Product Specification
27
X-Ref Target - Figure 14
Figure 14: Block RAM Primitives
Table 13: Block RAM Port Signals
Signal
Description
Port A
Signal Name
Port B
Signal Name
Direction
Function
Address Bus
ADDRA
ADDRB
Input
The Address Bus selects a memory location for read or write
operations. The width (w) of the port’s associated data path determines
the number of available address lines (r).
Whenever a port is enabled (ENA or ENB = High), address transitions
must meet the data sheet setup and hold times with respect to the port
clock (CLKA or CLKB). This requirement must be met, even if the RAM
read output is of no interest.
Data Input Bus
DIA
DIB
Input
Data at the DI input bus is written to the addressed memory location
addressed on an enabled active CLK edge.
It is possible to configure a port’s total data path width (w) to be 1, 2, 4,
9, 18, or 36 bits. This selection applies to both the DI and DO paths of
a given port. Each port is independent. For a port assigned a width (w),
the number of addressable locations is 16,384/(w-p) where "p" is the
number of parity bits. Each memory location has a width of "w"
(including parity bits). See the DIP signal description for more
information of parity.
Parity Data
Input(s)
DIPA
DIPB
Input
Parity inputs represent additional bits included in the data input path to
support error detection. The number of parity bits "p" included in the DI
(same as for the DO bus) depends on a port’s total data path width (w).
See Table 14.
DS099-2_13_112905
WEA
ENA
SSRA
CLKA
ADDRA[rA–1:0]
DIA[wA–1:0]
DIPA[3:0]
DOPA[pA–1:0]
DOA[wA–1:0]
RAMB16_SwA_SwB
(a) Dual-Port
(b) Single-Port
DOPB[pB–1:0]
DOB[wB–1:0]
WEB
ENB
SSRB
CLKB
ADDRB[rB–1:0]
DIB[wB–1:0]
DIPB[3:0]
WE
EN
SSR
CLK
ADDR[r–1:0]
DI[w–1:0]
DIP[p–1:0]
DOP[p–1:0]
DO[w–1:0]
RAMB16_Sw
Notes:
1.
wA and wB are integers representing the total data path width (i.e., data bits plus parity bits) at ports A and B, respectively.
2.
pA and pB are integers that indicate the number of data path lines serving as parity bits.
3.
rA and rB are integers representing the address bus width at ports A and B, respectively.
4.
The control signals CLK, WE, EN, and SSR on both ports have the option of inverted polarity.
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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| XC3S4000-5PQG208C | 制造商:XILINX 制造商全稱:XILINX 功能描述:Spartan-3 FPGA Family: Complete Data Sheet |
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