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參數(shù)資料
| 型號： | XC2S50-5FG256I |
| 廠商： | Xilinx Inc |
| 文件頁數(shù)： | 63/99頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA 2.5V I-TEMP 256-FBGA |
| 標準包裝： | 90 |
| 系列： | Spartan®-II |
| LAB/CLB數(shù)： | 384 |
| 邏輯元件/單元數(shù)： | 1728 |
| RAM 位總計： | 32768 |
| 輸入/輸出數(shù)： | 176 |
| 門數(shù)： | 50000 |
| 電源電壓： | 2.375 V ~ 2.625 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 100°C |
| 封裝/外殼： | 256-BGA |
| 供應(yīng)商設(shè)備封裝： | 256-FBGA（17x17） |
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Spartan-II FPGA Family: DC and Switching Characteristics
DS001-3 (v2.8) June 13, 2008
Module 3 of 4
Product Specification
66
R
CLB Distributed RAM Switching Characteristics
CLB Shift Register Switching Characteristics
Symbol
Description
Speed Grade
Units
-6
-5
Min
Max
Min
Max
Sequential Delays
TSHCKO16
Clock CLK to X/Y outputs (WE active, 16 x 1 mode)
-
2.2
-
2.6
ns
TSHCKO32
Clock CLK to X/Y outputs (WE active, 32 x 1 mode)
-
2.5
-
3.0
ns
Setup/Hold Times with Respect to Clock CLK(1)
TAS / TAH
F/G address inputs
0.7 / 0
-
0.7 / 0
-
ns
TDS / TDH
BX/BY data inputs (DIN)
0.8 / 0
-
0.9 / 0
-
ns
TWS / TWH
CE input (WS)
0.9 / 0
-
1.0 / 0
-
ns
Clock CLK
TWPH
Minimum pulse width, High
-
2.9
-
2.9
ns
TWPL
Minimum pulse width, Low
-
2.9
-
2.9
ns
TWC
Minimum clock period to meet address write cycle time
-
5.8
-
5.8
ns
Notes:
1.
A zero hold time listing indicates no hold time or a negative hold time.
Symbol
Description
Speed Grade
Units
-6
-5
Min
Max
Min
Max
Sequential Delays
TREG
Clock CLK to X/Y outputs
-
3.47
-
3.88
ns
Setup Times with Respect to Clock CLK
TSHDICK
BX/BY data inputs (DIN)
0.8
-
0.9
-
ns
TSHCECK
CE input (WS)
0.9
-
1.0
-
ns
Clock CLK
TSRPH
Minimum pulse width, High
-
2.9
-
2.9
ns
TSRPL
Minimum pulse width, Low
-
2.9
-
2.9
ns
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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參數(shù)描述 |
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| XC2S50-5FG456I | 制造商:XILINX 制造商全稱:XILINX 功能描述:Spartan-II 2.5V FPGA Family:Introduction and Ordering Information |
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| XC2S50-5FGG256I | 制造商:Xilinx 功能描述:FPGA SPARTAN-II 50K GATES 1728 CELLS 263MHZ 2.5V 256FBGA - Trays |
| XC2S50-5FGG456C | 制造商:XILINX 制造商全稱:XILINX 功能描述:Spartan-II FPGA Family |
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