參數(shù)資料
型號： XC2S15-5TQ144I
廠商： Xilinx Inc
文件頁數(shù)： 64/99頁
文件大?。?/td> 0K
描述： IC FPGA 2.5V I-TEMP 144-TQFP
標(biāo)準包裝： 60
系列： Spartan®-II
LAB/CLB數(shù)： 96
邏輯元件/單元數(shù)： 432
RAM 位總計： 16384
輸入/輸出數(shù)： 86
門數(shù)： 15000
電源電壓： 2.375 V ~ 2.625 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 100°C
封裝/外殼： 144-LQFP
供應(yīng)商設(shè)備封裝： 144-TQFP（20x20）
Spartan-II FPGA Family: DC and Switching Characteristics
DS001-3 (v2.8) June 13, 2008
Module 3 of 4
Product Specification
67
R
Block RAM Switching Characteristics
TBUF Switching Characteristics
JTAG Test Access Port Switching Characteristics
Symbol
Description
Speed Grade
Units
-6
-5
MinMax
Sequential Delays
TBCKO
Clock CLK to DOUT output
-
3.4
-
4.0
ns
Setup/Hold Times with Respect to Clock CLK(1)
TBACK / TBCKA
ADDR inputs
1.4 / 0
-
1.4 / 0
-
ns
TBDCK/ TBCKD
DIN inputs
1.4 / 0
-
1.4 / 0
-
ns
TBECK/ TBCKE
EN inputs
2.9 / 0
-
3.2 / 0
-
ns
TBRCK/ TBCKR
RST input
2.7 / 0
-
2.9 / 0
-
ns
TBWCK/ TBCKW
WEN input
2.6 / 0
-
2.8 / 0
-
ns
Clock CLK
TBPWH
Minimum pulse width, High
-
1.9
-
1.9
ns
TBPWL
Minimum pulse width, Low
-
1.9
-
1.9
ns
TBCCS
CLKA -> CLKB setup time for different ports
-
3.0
-
4.0
ns
Notes:
1.
A zero hold time listing indicates no hold time or a negative hold time.
Symbol
Description
Speed Grade
Units
-6
-5
Max
Combinatorial Delays
TIO
IN input to OUT output
0
ns
TOFF
TRI input to OUT output high impedance
0.1
0.2
ns
TON
TRI input to valid data on OUT output
0.1
0.2
ns
Symbol
Description
Speed Grade
Units
-6
-5
Min
Max
Min
Max
Setup and Hold Times with Respect to TCK
TTAPTCK / TTCKTAP
TMS and TDI setup and hold times
4.0 / 2.0
-
4.0 / 2.0
-
ns
Sequential Delays
TTCKTDO
Output delay from clock TCK to output TDO
-
11.0
-
11.0
ns
FTCK
Maximum TCK clock frequency
-
33
-
33
MHz
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PDF描述
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