參數(shù)資料
型號： XA3S100E-4TQG144Q
廠商： Xilinx Inc
文件頁數(shù)： 27/37頁
文件大小： 0K
描述： IC FPGA SPARTAN-3E 100K 144-TQFP
標準包裝： 60
系列： Spartan®-3E XA
LAB/CLB數(shù)： 240
邏輯元件/單元數(shù)： 2160
RAM 位總計： 73728
輸入/輸出數(shù)： 108
門數(shù)： 100000
電源電壓： 1.14 V ~ 1.26 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 125°C
封裝/外殼： 144-LQFP
供應商設備封裝： 144-TQFP（20x20）
DS635 (v2.0) September 9, 2009
Product Specification
33
R
Serial Peripheral Interface Configuration Timing
Table 40: Timing for SPI Configuration Mode
Symbol
Description
Minimum
Maximum
Units
TCCLK1
Initial CCLK clock period
(see Table 34)
TCCLKn
CCLK clock period after FPGA loads ConfigRate setting
(see Table 34)
TMINIT
Setup time on VS[2:0] and M[2:0] mode pins before the rising
edge of INIT_B
50
-ns
TINITM
Hold time on VS[2:0] and M[2:0]mode pins after the rising edge of
INIT_B
0
-ns
TCCO
MOSI output valid after CCLK edge
TDCC
Setup time on DIN data input before CCLK edge
TCCD
Hold time on DIN data input after CCLK edge
Table 41: Configuration Timing Requirements for Attached SPI Serial Flash
Symbol
Description
Requirement
Units
TCCS
SPI serial Flash PROM chip-select time
ns
TDSU
SPI serial Flash PROM data input setup time
ns
TDH
SPI serial Flash PROM data input hold time
ns
TV
SPI serial Flash PROM data clock-to-output time
ns
fC or fR
Maximum SPI serial Flash PROM clock frequency (also depends
on specific read command used)
MHz
Notes:
1.
These requirements are for successful FPGA configuration in SPI mode, where the FPGA provides the CCLK frequency. The post
configuration timing can be different to support the specific needs of the application loaded into the FPGA and the resulting clock source.
2.
Subtract additional printed circuit board routing delay as required by the application.
T
CCS
T
MCCL1
T
CCO
–
≤
T
DSU
T
MCCL1
T
CCO
–
≤
T
DH
T
MCCH1
≤
T
V
T
MCCLn
T
DCC
–
≤
f
C
1
T
CCLKn min
()
-------------------------------
≥
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PDF描述
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