參數(shù)資料
型號： UPD78F1168AGF-GAS-AX
廠商： Renesas Electronics America
文件頁數(shù)： 914/966頁
文件大小： 0K
描述： MCU 16BIT 78K0R/KX3 100-LQFP
標(biāo)準(zhǔn)包裝： 300
系列： 78K0R/Kx3
核心處理器： 78K/0R
芯體尺寸： 16-位
速度： 20MHz
連通性： 3 線 SIO，I²C，LIN，UART/USART
外圍設(shè)備： DMA，LVD，POR，PWM，WDT
輸入/輸出數(shù)： 83
程序存儲器容量： 512KB（512K x 8）
程序存儲器類型： 閃存
RAM 容量： 30K x 8
電壓 - 電源 (Vcc/Vdd)： 1.8 V ~ 5.5 V
數(shù)據(jù)轉(zhuǎn)換器： A/D 16x10b; D/A 2x8b
振蕩器型： 內(nèi)部
工作溫度： -40°C ~ 85°C
封裝/外殼： 100-LQFP
包裝： 托盤
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APPENDIX B LIST OF CAUTIONS
User’s Manual U17894EJ9V0UD
919
(20/35)
Chapter
Cl
assi
fi
cati
on
Function
Details of
Function
Cautions
Page
The start condition is detected immediately after I
2C is enabled to operate (IICE0 = 1)
while the SCL0 line is at high level and the SDA0 line is at low level. Immediately
after enabling I
2C to operate (IICE0 = 1), set LREL0 (1) by using a 1-bit memory
manipulation instruction.
p.537
IICC0: IIC
control register 0
When bit 3 (TRC0) of IIC status register 0 (IICS0) is set to 1, WREL0 is set to 1
during the ninth clock and wait is canceled, after which TRC0 is cleared and the
SDA0 line is set to high impedance.
p.540
Write to STCEN only when the operation is stopped (IICE0 = 0).
p.544
As the bus release status (IICBSY = 0) is recognized regardless of the actual bus
status when STCEN = 1, when generating the first start condition (STT0 = 1), it is
necessary to verify that no third party communications are in progress in order to
prevent such communications from being destroyed.
p.544
IICF0: IIC flag
register 0
Write to IICRSV only when the operation is stopped (IICE0 = 0).
p.544
IICX0: IIC
function
expansion
register 0
Determine the transfer clock frequency of I
2C by using CLX0, SMC0, CL01, and
CL00 before enabling the operation (by setting bit 7 (IICE0) of IIC control register 0
(IICC0) to 1). To change the transfer clock frequency, clear IICE0 once to 0.
p.546
Setting transfer
clock
Determine the transfer clock frequency of I
2C by using CLX0, SMC0, CL01, and
CL00 before enabling the operation (by setting bit 7 (IICE0) of IIC control register 0
(IICC0) to 1). To change the transfer clock frequency, clear IICE0 once to 0.
p.552
When STCEN =
0
Immediately after I
2C operation is enabled (IICE0 = 1), the bus communication status
(IICBSY (bit 6 of IICF0) = 1) is recognized regardless of the actual bus status. When
changing from a mode in which no stop condition has been detected to a master
device communication mode, first generate a stop condition to release the bus, then
perform master device communication.
When using multiple masters, it is not possible to perform master device
communication when the bus has not been released (when a stop condition has not
been detected).
Use the following sequence for generating a stop condition.
<1> Set IIC clock select register 0 (IICCL0).
<2> Set bit 7 (IICE0) of IIC control register 0 (IICC0) to 1.
<3> Set bit 0 (SPT0) of IICC0 to 1.
p.566
When STCEN =
1
Immediately after I
2C operation is enabled (IICE0 = 1), the bus released status
(IICBSY = 0) is recognized regardless of the actual bus status. To generate the first
start condition (STT0 (bit 1 of IIC control register 0 (IICC0)) = 1), it is necessary to
confirm that the bus has been released, so as to not disturb other communications.
p.566
If other I
2C
communications
are already in
progress
If I
2C operation is enabled and the device participates in communication already in
progress when the SDA0 pin is low and the SCL0 pin is high, the macro of I
2C
recognizes that the SDA0 pin has gone low (detects a start condition). If the value on
the bus at this time can be recognized as an extension code, ACK is returned, but
this interferes with other I
2C communications. To avoid this, start I2C in the following
sequence.
<1> Clear bit 4 (SPIE0) of IICC0 to 0 to disable generation of an interrupt request
signal (INTIIC0) when the stop condition is detected.
<2> Set bit 7 (IICE0) of IICC0 to 1 to enable the operation of I
2C.
<3> Wait for detection of the start condition.
<4> Set bit 6 (LREL0) of IICC0 to 1 before ACK is returned (4 to 80 clocks after
setting IICE0 to 1), to forcibly disable detection.
p.566
Chapter
1
4
Soft
Serial
interface
IIC0
Setting transfer
clock frequency
Determine the transfer clock frequency by using SMC0, CL01, CL00 (bits 3, 1, and 0
of IICL0), and CLX0 (bit 0 of IICX0) before enabling the operation (IICE0 = 1). To
change the transfer clock frequency, clear IICE0 to 0 once.
p.566
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