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參數(shù)資料
| 型號(hào)： | UPD16654N |
| 廠商： | NEC Corp. |
| 英文描述： | 150/154 OUTPUT TFT-LCD GATE DRIVE |
| 中文描述： | 一百五十四分之一百五十零輸出TFT - LCD柵驅(qū)動(dòng) |
| 文件頁(yè)數(shù)： | 10/16頁(yè) |
| 文件大?。?/td> | 72K |
| 代理商： | UPD16654N |
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10
μ
PD16654
Switching Characteristics (T
A
= –20 to +70°C, V
DD1
= 25 V, V
DD2
= 3.3 V
±
0.3 V, V
EE1
= V
EE2
= –15 V, V
SS
= 0 V)
Parameter
Symbol
Condition
MIN.
TYP.
MAX.
Unit
t
PHL1
800
ns
Cascade output delay time
t
PLH1
C
L
= 20 pF
CLK
→
STVL (STVR)
800
ns
t
PHL2
500
ns
Driver output delay time 1
t
PLH2
C
L
= 300 pF
CLK
→
On
500
ns
t
PHL3
500
ns
Driver output delay time 2
t
PLH3
C
L
= 300 pF
O
En
→
On
500
ns
t
TLH
450
ns
Output rise time
Output fall time
t
THL
C
L
= 300 pF
450
ns
Input capacitance
C
I
T
A
= 25°C
15
pF
Maximum clock frequency
f
max.
When connected in cascade
500
kHz
Timing Requirement (T
A
= –20 to +70°C, V
DD1
= 25 V, V
DD2
= 3.3 V
±
0.3 V, V
EE1
= V
EE2
= –15 V, V
SS
= 0 V)
Parameter
Symbol
Condition
MIN.
TYP.
MAX.
Unit
Clock Pulse Low Period
PW
CLK(H)
500
ns
Clock Pulse High Period
PW
CLK(L)
500
ns
Enable Pulse low period
PW
OE
1.0
μ
s
Data Setup Time
t
SETUP
STVR (STVL)
↑
→
CLK
↑
200
ns
Data Hold Time
t
HOLD
CLK
↑
→
STVR (STVL)
↓
200
ns
The rise and fall times of logic input must be t
r
= t
f
= 20 ns (10% to 90%).
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| UPD16676GF-3BA | 1/16, 1/32 DUTY LCD CONTROLLER/DRIVER |
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| UPD16676W | 1/16, 1/32 DUTY LCD CONTROLLER/DRIVER |
| UPD16707 | MOS INTEGRATED CIRCUIT |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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| UPD16655N | 制造商:NEC 制造商全稱(chēng):NEC 功能描述:240-OUTPUT TFT-LCD GATE DRIVER |
| UPD16655N-XXX | 制造商:NEC 制造商全稱(chēng):NEC 功能描述:LCD Display Driver |
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| UPD16661AN | 制造商:NEC 制造商全稱(chēng):NEC 功能描述:160-OUTPUT LCD COLUMN SEGMENT DRIVER WITH RAM |
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