vi
List of Illustrations
Figure
Title
Page
11
Functional Block Diagram
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
21
Composite Processing Block Diagram
. . . . . . . . . . . . . . . . . . . . . . . . . . . . .
22
8-bit 4:2:2, Timing With 2x Pixel Clock (SCLK) Reference
. . . . . . . . . . . .
23
Horizontal Synchronization Signals
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
24
AVID Application
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
25
Reference Clock Configurations
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
26
GLCO Timing
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
27
RTC Timing
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
28
Configuration Shared Pins
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
29
Horizontal Sync
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
31
Clocks, Video Data, and Sync Timing
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
32
I2C Host Port Timing
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
51
Application Example
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
List of Tables
Table
Title
Page
11
Terminal Functions
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
21
Data Types Supported by the VDP
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
22
Ancillary Data Format and Sequence
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
23
Summary of Line Frequencies, Data Rates, and Pixel Counts
. . . . . . . .
24
EAV and SAV Sequence
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
25
Write Address Selection
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
26
I2C Terminal Description
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
27
Read Address Selection
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
28
Reset and Power Down Modes
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
29
Registers Summary
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
210
Analog Channel and Video Mode Selection
. . . . . . . . . . . . . . . . . . . . . . . .
211
Digital Output Control
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
212
Clock Delays (SCLKs)
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
213
VBI Configuration RAM For Signals With Pedestal
. . . . . . . . . . . . . . . . . .