參數(shù)資料
型號(hào)： TMX320DM365BZCE
廠商： Texas Instruments
文件頁(yè)數(shù)： 28/210頁(yè)
文件大?。?/td> 0K
描述： IC DIGITAL MEDIA SOC 338NFBGA
標(biāo)準(zhǔn)包裝： 160
系列： TMS320DM3x, DaVinci™
類型： 數(shù)字媒體片內(nèi)系統(tǒng)（DMSoC）
接口： HPI，I²C，McBSP，MMC，SD，SPI，UART，USB
時(shí)鐘速率： 300MHz
非易失內(nèi)存： ROM（16 kB）
芯片上RAM： 32kB
電壓 - 輸入/輸出： 1.8V，3.3V
電壓 - 核心： 1.35V
工作溫度： 0°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 338-LFBGA
供應(yīng)商設(shè)備封裝： 338-NFBGA（13x13）
包裝： 托盤
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SPRS457E
– MARCH 2009 – REVISED JUNE 2011
6.12 Video Processing Subsystem (VPSS) Overview
The device contains a Video Processing Subsystem (VPSS) that provides an input interface (Video
Processing Front End or VPFE) for external imaging peripherals such as image sensors, video decoders,
etc.; and an output interface (Video Processing Back End or VPBE) for display devices, such as analog
SDTV/HDTV displays, digital LCD panels, etc.
In addition to these peripherals, there is a set of common buffer memory and DMA control to ensure
efficient use of the DDR2/mDDR burst bandwidth. The shared buffer logic/memory is a unique block that
is tailored for seamlessly integrating the VPSS into an image/video processing system. It acts as the
primary source or sink to all the VPFE and VPBE modules that are either requesting or transferring data
from/to DDR2/mDDR . In order to efficiently utilize the external DDR2/mDDR bandwidth, the shared buffer
logic/memory interfaces with the DMA system via a high bandwidth bus (64-bit wide). The shared buffer
logic/memory also interfaces with all the VPFE and VPBE modules via a 128-bit wide bus. The shared
buffer logic/memory (divided into the read
& write buffers and arbitration logic) is capable of performing the
following functions. It is imperative that the VPSS utilize DDR2/mDDR bandwidth efficiently due to both its
large bandwidth requirements and the real-time requirements of the VPSS modules. Because it is possible
to configure the VPSS modules in such a way that DDR2/mDDR bandwidth is exceeded, a set of user
accessible registers is provided to monitor overflows or failures in data transfers.
6.12.1 Video Processing Front-End (VPFE)
The VPFE or Video Processing Front-End block is comprised of the Image Sensor Interface (ISIF), Image
Pipe (IPIPE), Image Pipe Interface (IPIPEIF), Hardware 3A Statistic Generator (H3A), and a Hardware
Face Detect Engine. These modules are described in the sections that follow.
The VPFE sub-module register memory mapping is shown in Table 6-39.
Table 6-39. Video Processing Front End Sub-Module Register Map
Address:Offset
Acronym
Register Description
0x01C7:0000
ISP
ISP System Configuration
0x01C7:0200
VPBE_CLK_CTRL
VPBE Clock Control
0x01C7:0400
RSZ
Resizer
0x01C7:0800
IPIPE
Image Pipe
0x01C7:1000
ISIF
Image Sensor Interface
0x01C7:1200
IPIPEIF
Image Pipe Interface
0x01C7:1400
H3A
Hardware 3A
0x01C7:1600 -
Reserved
0x01C7:17FF
0x01C7:1800
FDIF
Face Detection Register Interface
0x01C7:1C00
OSD
VPBE On-Screen Display
0x01C7:1D00 -
Reserved
0x01C7:1DFF
0x01C7:1E00
VENC
VPBE Video Encoder
0x01C7:2000 -
Reserved
0x01CF:FFFF
6.12.1.1 Image Sensor Interface (ISIF)
The ISIF is responsible for accepting raw (unprocessed) image/video data from a sensor (CMOS or CCD).
In addition, the ISIF can accept YUV video data in numerous formats, typically from so-called video
decoder devices. In case of raw inputs, the ISIF output requires additional image processing to transform
Copyright
2009–2011, Texas Instruments Incorporated
Peripheral Information and Electrical Specifications
123
Product Folder Link(s): TMS320DM365
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PDF描述
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