參數(shù)資料
型號： SYM53C895
廠商： LSI Corporation
英文描述： PCI to Ultra2 SCSI I/O Processor with LVD（Low Voltage Differential Link）Universal Transceivers(PCI與Ultra2 SCSI I/O接口處理器（帶低電壓差分連接通用收發(fā)器）)
中文描述： PCI到Ultra2的SCSI I / O處理器與LVD（低電壓差分鏈接）通用收發(fā)器（的PCI與Ultra2的SCSI的I / O接口處理器（帶低電壓差分連接通用收發(fā)器））
文件頁數(shù)： 313/326頁
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代理商： SYM53C895
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Index
IX-5
I
I/O instructions
6-13
Illegal Instruction Detected bit
5-39
,
5-64
immediate data bits
6-23
impedance of the terminator
C-2
indirect addressing bit
6-6
Initiator Asynchronous Receive timing
7-52
Initiator Asynchronous Send timing
7-51
initiator mode
6-16
instruction prefetching
2-8
Prefetch Enable bit
5-64
Prefetch Flush bit
5-64
prefetch unit flushing
2-9
instruction type bits
6-37
instruction type-block move
6-6
instruction type-I/O instruction bits
6-13
instruction type-memory move bits
6-34
instruction type-read/write instruction
6-22
instruction type-transfer control instruction bits
6-26
interface control pins
4-8
internal RAM, see SCRIPTS RAM
interrupt instruction
6-28
interrupt line
5-13
Interrupt on the Fly bit
5-48
,
6-30
Interrupt on the Fly instruction
6-28
interrupt pin (IP[7:0])
5-13
Interrupt Status register
5-46
interrupts
2-32
fatal vs. nonfatal interrupts
2-34
halting
2-37
IRQ disable bit
2-34
masking
2-35
sample service routine
2-38
stacked interrupts
2-36
interrupts output timings
7-14
IRQ Disable bit
5-65
IRQ Mode bit
5-65
ISTAT register
5-46
J
jump address bits
6-32
jump call a relative address
6-29
jump call an absolute address
6-29
jump if true/false bit
6-30
jump instruction
6-27
L
Last Disconnect bit
5-45
Latched SCSI Parity bit
5-43
Latched SCSI Parity for SD[15:8] bit
5-45
latency timer (LT[7:0])
5-8
load/store bit
6-37
Lost Arbitration bit
5-41
low voltage differential. See LVD Link
LVD Link
benefits
1-3
DC characteristics
7-2
DIFFSENS pin
4-11
operation
2-16
SCSI Bus Mode Change bit
5-68
,
5-72
SCSI Mode bit
5-88
SCSI pin descriptions
4-10
M
MACNTL register
5-74
Manual Start Mode bit
5-62
Master Control for Set or Reset Pulses bit
5-57
Master Data Parity Error bit
5-38
,
5-63
Master Enable bit
5-75
Master Parity Error Enable bit
5-55
Max SCSI Synchronous Offset bits
5-31
Max_Lat (ML[7:0])
5-14
Mechanical Drawing
7-66
Memory Access Control register
5-74
memory I/O address/DSA offset bits
6-38
Memory Move instructions
6-33
and SCRIPTS instruction prefetching
2-9
No Flush option
2-9
Memory Read Line command
3-8
Memory Read Multiple command
3-9
Memory Write and Invalidate command
3-6
Min_Gnt (MG[7:0])
5-14
move to/from SFBR cycles
6-24
N
new features
1-2
no flush bit
6-34
no flush store instruction only bit
6-37
Normal/Fast Memory (
≥
128 Kbytes), Multiple Byte Access
Read Cycle
7-42
Write Cycle
7-44
O
op code bits
6-8
,
6-13
,
6-22
,
6-26
op code fetch bursting
2-9
Op Code Fetch, Nonburst Timings
7-26
Operating Conditions
7-2
Operating Register/SCRIPTS RAM Read Timing
7-18
Operating Register/SCRIPTS RAM Write Timings
7-19
operating registers
Adder Sum Output
5-66
Chip Test Five
5-56
Chip Test Four
5-54
Chip Test One
5-50
Chip Test Six
5-57
Chip Test Three
5-52
Chip Test Two
5-50
Chip Test Zero
5-49
Data Structure Address
5-46
DMA Byte Counter
5-58
DMA Command
5-58
DMA Control
5-64
DMA FIFO
5-53
DMA Interrupt Enable
5-63
DMA Mode
5-60
DMA Next Address
5-59
DMA SCRIPTS Pointer
5-59
DMA SCRIPTS Pointer Save
5-59
DMA Status
5-38
general information
5-1
General Purpose
5-34
General Purpose Pin Control
5-75
Interrupt Status
5-46
Memory Access Control
5-74
Response ID One
5-80
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PDF描述
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