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參數資料
| 型號： | SY10EP451LTGTR |
| 廠商： | MICREL INC |
| 元件分類： | 通用總線功能 |
| 英文描述： | 3.3V ECL 6-Bit Differential Register with Master Reset |
| 中文描述： | 10E SERIES, HEX POSITIVE EDGE TRIGGERED D FLIP-FLOP, COMPLEMENTARY OUTPUT, PQFP32 |
| 封裝： | LEAD FREE, TQFP-32 |
| 文件頁數： | 4/10頁 |
| 文件大?。?/td> | 408K |
| 代理商： | SY10EP451LTGTR |
Micrel, Inc.
SY10/100EP451L
March 2007
4
M9999-030507-A
hbwhelp@micrel.com
or (408) 955-1690
Pin Description
Pin Number
2, 3
32, 1
30, 31
26, 27
24, 25
22, 23
Pin Name
D0, /D0
D1, /D1
D2, /D2
D3, /D3
D4, /D4
D5, /D5
Pin Function
ECL Differential Data Inputs: These input pairs are the different data signal inputs to the
device. Each input pin is connected to a 75k
pull-down resistor. Due to an internal
clamping circuit, D will default LOW and /D will default HIGH if left open.
29
MR
ECL Master Reset Input pin. If input pin is left open, it will default to LOW.
4, 5
CLK, /CLK
ECL Differential Clock Input: This input pair is the clock signal input to the device. Each
input pin is connected to a 75k
pull-down resistor. Due to an internal clamping circuit,
CLK will default LOW and /CLK will default HIGH if left open.
7, 8
9, 10
11, 12
14, 15
17, 18
20, 21
Q0, /Q0
Q1, /Q1
Q2, /Q2
Q3, /Q3
Q4, /Q4
Q5, /Q5
ECL Differential Data Outputs: Q defaults to LOW and /Q defaults to HIGH if D inputs are
left open. See “LVPECL Output Interface Applications” section for recommendations on
terminations.
6, 13, 16
VCC
Positive Supply: Bypass with 0.1
μ
F||0.01
μ
F low ESR capacitors as close to the V
CC
pins
as possible.
19, 28
VEE
Negative Power Supply: V
EE
must be tied to most negative supply.
相關PDF資料 |
PDF描述 |
|---|---|
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| SY100EP56VK4I | 3.3V/5V PECL/ECL 3GHz DUAL DIFFERENTIAL 2:1 MULTIPLEXER |
| SY100EP56VK4ITR | 3.3V/5V PECL/ECL 3GHz DUAL DIFFERENTIAL 2:1 MULTIPLEXER |
| SY100EP58V | 3.3V/5V 3GHz PECL/ECL 2:1 MULTIPLEXER |
相關代理商/技術參數 |
參數描述 |
|---|---|
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