參數(shù)資料
型號： SY10E175JCTR
廠商： MICREL INC
元件分類： 通用總線功能
英文描述： 9-BIT LATCH WITH PARITY
中文描述： 10E SERIES, LOW LEVEL TRIGGERED D LATCH, TRUE OUTPUT, PQCC28
封裝： PLASTIC, LCC-28
文件頁數(shù)： 1/4頁
文件大?。?/td> 60K
代理商： SY10E175JCTR
Pin
Function
D
0
– D
8
Data Inputs
LEN
Latch Enable
MR
Master Reset
Q
0
– Q
8
Data Outputs
ODDPAR
Parity Output
V
CCO
V
CC
to Output
DESCRIPTION
FEATURES
I
9-bit latch
I
Extended 100E V
EE
range of –4.2V to –5.5V
I
Parity detection/generation
I
800ps max. D to Output
I
Reset
I
Internal 75K
input pull-down resistors
I
Fully compatible with Motorola MC10E/100E175
I
Available in 28-pin PLCC package
The SY10/100E175 are 9-bit latches. They also feature
a tenth latched output (ODDPAR) which is formed as the
odd parity of the nine data inputs (ODDPAR is HIGH if
an odd number of the inputs are HIGH).
The E175 can also be used to generate byte parity by
using D
8
as the parity-type select (L = even parity, H =
odd parity) and using ODDPAR as the byte parity output.
The LEN pin latches the data when asserted with a
logical high and makes the latch transparent when placed
at a logic low level.
9-BIT LATCH
WITH PARITY
Rev.: C
Issue Date:
Amendment: /1
February, 1998
SY10E175
SY100E175
BLOCK DIAGRAM
ODDPAR
D
0
LEN
MR
Q
8
Q
0
D
8
bits
1
–
7
D
EN
Q
R
D
EN
Q
R
D
EN
Q
R
PIN CONFIGURATION
PIN NAMES
18
17
16
15
14
13
12
Q
6
Q
5
V
CC
Q
4
Q
3
V
CCO
Q
2
D
1
D
0
V
C
O
Q
0
V
C
Q
1
5
6
7
8
9
10 11
26
27
28
1
2
3
D
5
D
4
D
3
V
EE
LEN
MR
D
2
4
TOP VIEW
PLCC
J28-1
25 24 23 22 21 20 19
D
8
V
C
Q
8
Q
7
D
6
D
7
V
C
1
相關(guān)PDF資料
PDF描述
SY10E195JC PROGRAMMABLE DELAY CHIP
SY10E195JCTR PROGRAMMABLE DELAY CHIP
SY100E195 Programmable Delay Chip(可編程延遲芯片)
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參數(shù)描述
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