參數(shù)資料
型號： SY100E451JYTR
廠商： MICREL INC
元件分類： 通用總線功能
英文描述： 6-BIT REGISTER DIFFERENTIAL DATA CLOCK
中文描述： 100E SERIES, POSITIVE EDGE TRIGGERED D FLIP-FLOP, TRUE OUTPUT, PQCC28
封裝： LEAD FREE, PLASTIC, LCC-28
文件頁數(shù)： 1/4頁
文件大小： 71K
代理商： SY100E451JYTR
1
SY10E451
SY10E451
SY100E451
Micrel, Inc.
M9999-032206
hbwhelp@micrel.com or (408) 955-1690
6-BIT REGISTER
DIFFERENTIAL DATA CLOCK
DESCRIPTION
The SY10/100E451 offer six D-type flip-flops with single-
ended outputs and differential data and clock inputs,
designed for use in new, high-performance ECL systems.
The registers are triggered by the rising edge of the CLK
input.
A logic HIGH on the Master Reset (MR) input resets all
outputs to a logic LOW. The V
BB
output is provided for use
as a reference voltage for single-ended reception of ECL
signals to that device only. When used for this purpose, it
is recommended that V
BB
is decoupled to V
CC
via a 0.01
μ
F
capacitor.
FEATURES
I
1100MHz min. toggle frequency
I
Extended 100E V
EE
range of –4.2V to –5.5V
I
Differential inputs: data and clock
I
V
BB
output for single-ended use
I
Asynchronous Master Reset
I
Fully compatible with industry standard 10KH,
100K ECL levels
I
Internal 75K
input pulldown resistors
I
Fully compatible with Motorola MC10E/100E451
I
Available in 28-pin PLCC package
BLOCK DIAGRAM
D
R
D
R
D
R
D
R
D
R
D
R
Q
0
Q
1
Q
2
Q
3
Q
4
Q
5
MR
D
0
/D
0
D
1
/D
1
D
2
/D
2
D
3
/D
3
D
4
/D
4
D
5
/D
5
V
BB
CLK
/CLK
Pin
Function
D0–D5
+ Data Input
/D0–/D5
– Data Input
CLK
+ Clock Input
/CLK
– Clock Input
Q0–Q5
Data Outputs
MR
Master Reset Input
V
BB
V
CCO
V
BB
Output
V
CC
to Output
PIN NAMES
Rev.: G
Issue Date:
Amendment: /0
March 2006
相關(guān)PDF資料
PDF描述
SY100E457 TRIPLE DIFFERENTIAL 2:1 MULTIPLEXER
SY100E457JZ TRIPLE DIFFERENTIAL 2:1 MULTIPLEXER
SY100E457JZTR TRIPLE DIFFERENTIAL 2:1 MULTIPLEXER
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參數(shù)描述
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SY100E452JCTR 制造商:MICREL 制造商全稱:Micrel Semiconductor 功能描述:5-BIT DIFFERENTIAL REGISTER
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