參數(shù)資料
型號： ST70136G
廠商： 意法半導(dǎo)體
英文描述： CPE ADSL ANALOG FRONT END
中文描述： 終端ADSL模擬前端
文件頁數(shù)： 19/24頁
文件大?。?/td> 361K
代理商： ST70136G
ST70136
19/24
5.7 - Data and Control Timing Interface
T
A
= 0 to 70°C unless otherwise specified.
Figure 10 :
Data and Control Timing Interface
Symbol
Description
Minimum
Typical
Maximum
Unit
Tva
Ts
Th
Data valid time
0
4
ns
Data setup time
13
ns
Data hold time
2
ns
Tc
Word clock delay
0
4
ns
Fo
CLKM Frequency
35.328
MHz
CLKM clock duty cycle
40
60
%
To
CLKM period
28.3
ns
CLKM
CLKWD
Tc
RX[0:3]
TX[0:3]
Ts
Th
CTRLIN
Ts
Th
CTRLOUT
Tva
R/NW
Ts
Th
To
Tc
Tva
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