參數(shù)資料
型號： SSTVN16859BS
廠商： NXP SEMICONDUCTORS
元件分類： 通用總線功能
英文描述： 13-bit 1:2 SSTL_2 registered buffer for DDR
中文描述： SSTV SERIES, POSITIVE EDGE TRIGGERED D FLIP-FLOP, TRUE OUTPUT, PQCC56
封裝： 8 X 8 MM, 0.85 MM HEIGHT, PLASTIC, MO-220, SOT-684-1, HVQFN-56
文件頁數(shù)： 3/11頁
文件大?。?/td> 116K
代理商： SSTVN16859BS
Philips Semiconductors
Product data sheet
SSTVN16859
13-bit 1:2 SSTL_2 registered buffer for DDR
2004 Jul 15
3
56-TERMINAL CONFIGURATION
14
13
12
11
10
1
2
3
4
5
6
7
8
9
5
5
5
5
5
5
5
4
4
4
4
4
4
4
29
30
31
32
33
42
41
40
39
38
37
36
35
34
1
1
1
1
1
2
2
2
2
2
2
2
2
2
Q7A
Q6A
Q5A
Q4A
Q3A
Q2A
Q1A
Q13B
V
DDQ
Q12B
Q11B
Q10B
Q9B
Q8B
Q
Q
V
Q
Q
Q
Q
Q
D
D
D
D
V
D
V
D
V
D
D10
D9
D8
D7
GND
CK
D6
D5
D4
V
REF
V
DDI
V
DDQ
Q
Q
V
Q
Q
Q
Q
D
D
D
D
G
V
D
V
D
V
D
SW01040
CK
RESET
TERMINAL DESCRIPTION
TERMINAL
NUMBER
SYMBOL
NAME AND FUNCTION
1, 2, 3, 4, 5, 6,
7, 50, 51, 52,
53, 54, 56
Q13A–Q1A
Data output
10, 11, 12, 13,
14, 15, 16, 18,
19, 20, 21, 22
Q13B–Q1B
Data output
9, 17, 23, 27,
34, 44, 49, 55
V
DDQ
Power supply voltage
26, 33, 45
V
DDI
GND
Power supply voltage
37, 48
Ground
24, 25, 28, 29,
30, 31, 39, 40,
41, 42, 43, 46,
47
D1–D13
Data input: clocked in on the
crossing of the rising edge of CK
and the falling edge of CK
32
V
REF
Input reference voltage
35, 36
CK, CK
Positive and negative master
clock input
51
RESET
Asynchronous reset input:
resets registers and disables
data and clock differential input
receivers
LOGIC DIAGRAM
SW00750
V
REF
45
D135
49
CK
48
CK
51
RESET
1D
C1
R
32
16
to 12 other channels
Q1A
Q1B
FUNCTION TABLE (each flip flop)
INPUTS
OUTPUT
Q
RESET
CK
CK
D
H
↑
↑
L
L
H
H
H
H
L or H
L or H
X
Q
0
L
L
X or
floating
X or
floating
X or
floating
H = HIGH voltage level
L = LOW voltage level
↓
= HIGH-to-LOW transition
↑
= LOW-to-HIGH transition
X = Don’t care
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