參數(shù)資料
型號： SSTUB32872AHMLFT
廠商： IDT, Integrated Device Technology Inc
文件頁數(shù)： 3/18頁
文件大?。?/td> 0K
描述： IC REGIST BUFF 28BIT DDR2 96-BGA
標準包裝： 2,500
邏輯類型： DDR2 的寄存緩沖器
電源電壓： 1.7 V ~ 1.9 V
位數(shù)： 28
工作溫度： 0°C ~ 70°C
安裝類型： 表面貼裝
封裝/外殼： 96-LFBGA
供應(yīng)商設(shè)備封裝： 96-CABGA（13.5x5.5）
包裝： 帶卷 (TR)
11
1222F—3/13/07
ICSSSTUB32872A
Advance Information
Output Buffer Characteristics
Output edge rates over recommended operating free-air temperature range (See figure 7)
MIN
MAX
dV/dt_r
1
4
V/ns
dV/dt_f
1
4
V/ns
dV/dt_
Δ1
1V/ns
1. Difference between dV/dt_r (rising edge rate) and dV/dt_f (falling edge rate)
PARAMETER
VDD = 1.8V ± 0.1V
UNIT
Electrical Characteristics - DC
TA = 0 - 70°C; VDD = 2.5 +/-0.2V, VDDQ=2.5 +/-0.2V; (unless otherwise stated)
SYMBOL
PARAMETERS
VDDQ
MIN
TYP
MAX
UNITS
VOH
IOH = -8mA
1.7V
1.2
VOL
IOL = 8mA
1.7V
0.5
II
All Inputs
VI = VDD or GND
1.9V
±5
A
Standby (Static)
RESET = GND
200
A
Operating (Static)
VI = VIH(AC) or VIL(AC),
RESET = VDD
150
mA
Dynamic operating
(clock only)
RESET = VDD,
VI = VIH(AC) or VIL(AC),
CLK and CLK switching
50% duty cycle.
TBD
A/clock
MHz
Dynamic Operating
(per each data
input)
RESET = VDD,
VI = VIH(AC) or VIL (AC),
CLK and CLK switching
50% duty cycle. One data
input switching at half
clock frequency, 50%
duty cycle
TBD
A/ clock
MHz/data
Data Inputs
2.5
5
CLK and CLK
2
3.8
RESET
4.5
pF
Notes:
1 - Guaranteed by design, not 100% tested in production.
Ci
VI = VDDQ or GND
IDD
IDDD
IO = 0
CONDITIONS
VI = VREF ±350mV
VICR = 1.25V, VI(PP) = 360mV
pF
V
1.8V
1.9V
相關(guān)PDF資料
PDF描述
D38999/24FJ61PA CONN RCPT 61POS JAM NUT W/PINS
SSTUB32872AHLFT IC REGIST BUFF 28BIT DDR2 96-BGA
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參數(shù)描述
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