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參數(shù)資料
| 型號(hào)： | SRM20V100SLBX7 |
| 元件分類： | SRAM |
| 英文描述： | 128K X 8 STANDARD SRAM, 70 ns, PBGA32 |
| 封裝： | PLASTIC, CSP-32 |
| 文件頁(yè)數(shù)： | 5/10頁(yè) |
| 文件大?。?/td> | 138K |
| 代理商： | SRM20V100SLBX7 |
4
SRM20V100LLMX7/SLMX7
Unit
ns
70
—
5
—
5
—
0
—
10
Min.
Max.
—
70
40
—
30
—
30
—
30
—
Parameter
Symbol
Conditions
(VDD = 2.7V to 3.6V, VSS = 0V, Ta = –25 to 85
°C)
Read cycle time
Address access time
Chip select1 access time
Chip select2 access time
Output enable access time
Chip select1 output set time
Chip select1 output floating
Chip select2 output set time
Chip select2 output floating
Output enable output set time
Output enable output floating
Output hold time
tRC
tACC
tACS1
tACS2
tOE
tCLZ1
tCHZ1
tCLZ2
tCHZ2
tOLZ
tOHZ
tOH
T1
T2
T1
Unit
ns
70
60
0
55
0
30
0
—
5
Min.
Max.
—
30
—
Parameter
Symbol
Conditions
(VDD = 2.7V to 3.6V, VSS = 0V, Ta = –25 to 85
°C)
Write cycle time
Chip select time1
Chip select time2
Address enable time
Address setup time
Write pulse width
Address hold time
Input data setup time
Input data hold time
WE Output floating
WE Output setup time
tWC
tCW1
tCW2
tAW
tAS
tWP
tWR
tDW
tDH
tWHZ
tOW
T1
T2
+3V
1.0k
920
CL
I/O
CL=5pF (Includes Jig Capacitance)
+3V
1.0k
920
CL
I/O
CL=100pF (Includes Jig Capacitance)
T1 Test Conditions
1. Input pulse level: 0.4V to 2.4V
2. tr = tf = 5ns
3. Input and output timing reference
levels : 1.5V
4. Output load CL = 100pF
T2 Test Conditions
1. Input pulse level : 0.4V to 2.4V
2. tr = tf = 5ns
3. Input timing reference levels: 1.5V
4. Output timing reference levels:
±200mV (the level displaced from
stable output voltage level)
5. Output load CL = 5pF
q AC Electrical Characteristics
rRead Cycle
r Write Cycle
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PDF描述 |
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