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參數(shù)資料
| 型號： | SI5325B-C-GM |
| 廠商： | Silicon Laboratories Inc |
| 文件頁數(shù)： | 58/62頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC UP-PROG CLK MULTIPLIER 36-QFN |
| 標(biāo)準(zhǔn)包裝： | 490 |
| 系列： | DSPLL® |
| 類型： | 時(shí)鐘乘法器 |
| PLL： | 是 |
| 輸入： | 時(shí)鐘 |
| 輸出： | CML，CMOS，LVDS，LVPECL |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 2:2 |
| 差分 - 輸入:輸出： | 是/是 |
| 頻率 - 最大： | 808MHz |
| 除法器/乘法器： | 是/是 |
| 電源電壓： | 1.71 V ~ 3.63 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 36-VFQFN 裸露焊盤 |
| 供應(yīng)商設(shè)備封裝： | 36-QFN（6x6） |
| 包裝： | 托盤 |
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Si5325
Rev. 0.5
61
DOCUMENT CHANGE LIST
Revision 0.23 to Revision 0.24
Clarified that the two outputs have a common, higher
frequency source on page 1.
Changed LVTTL to LVCMOS in Table 2, “Absolute
Maximum Ratings,” on page 5.
Added Figure 1, “Typical Phase Noise Plot,” on page
4.
Updated “5. Pin Descriptions: Si5325”.
Removed references to latency control, INC, and DEC.
Changed font for register names to underlined italics.
Updated "6. Ordering Guide" on page 56.
Revision 0.24 to Revision 0.25
Updated Section "5. Pin Descriptions: Si5325" on
Revision 0.25 to Revision 0.26
Removed Figure 1. “Typical Phase Noise Plot.”
Changed pins 11 and 15 from NC to VDD in “5. Pin
Revision 0.26 to Revision 0.3
Changed 1.8 V operating range to ±5%.
Updated Table 1 on page 4.
Updated Table 2 on page 5.
Added page 14.
Clarified "5. Pin Descriptions: Si5325" on page 52
including pull-up/pull-down.
Revision 0.3 to Revision 0.4
Added register map
Lowered minimum CKOUT frequency
Updated spec tables
ESD tolerance, Table 2 on page 5
Minimum input and output clock frequencies, Table 1 on
page 4
Absolute maximum VDD voltage, Table 2 on page 5
Added to spec table
CKIN voltage limits, Table 2 on page 5
Typical jitter and phase noise values, Table 1 on page 4
No bypass mode with CMOS outputs
Revision 0.4 to Revision 0.5
Expanded electrical specification tables 1 through 7.
Removed support for CMOS outputs in Bypass
mode.
Corrected minor errors in register map section.
Updated " Features" on page 1“.
Added “not recommended for new designs” language.
Updated Table 5 on page 52.
Updated "6. Ordering Guide" on page 56.
Removed note from "5. Pin Descriptions: Si5325" on
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PDF描述 |
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參數(shù)描述 |
|---|---|
| SI5325B-C-GMR | 功能描述:時(shí)鐘發(fā)生器及支持產(chǎn)品 mP-Program Precision Clk Multiplier 2/2 RoHS:否 制造商:Silicon Labs 類型:Clock Generators 最大輸入頻率:14.318 MHz 最大輸出頻率:166 MHz 輸出端數(shù)量:16 占空比 - 最大:55 % 工作電源電壓:3.3 V 工作電源電流:1 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:QFN-56 |
| Si5325C-B-GM | 功能描述:鎖相環(huán) - PLL uP-PROGRAMMABE CLK MULT 10 MHZ-346 MHZ RoHS:否 制造商:Silicon Labs 類型:PLL Clock Multiplier 電路數(shù)量:1 最大輸入頻率:710 MHz 最小輸入頻率:0.002 MHz 輸出頻率范圍:0.002 MHz to 808 MHz 電源電壓-最大:3.63 V 電源電壓-最小:1.71 V 最大工作溫度:+ 85 C 最小工作溫度:- 40 C 封裝 / 箱體:QFN-36 封裝:Tray |
| SI5325C-B-GMR | 制造商:Silicon Laboratories Inc 功能描述: |
| Si5325C-C-GM | 功能描述:鎖相環(huán) - PLL uP-PROGRAMMABE CLK MULT 10 MHZ-346 MHZ RoHS:否 制造商:Silicon Labs 類型:PLL Clock Multiplier 電路數(shù)量:1 最大輸入頻率:710 MHz 最小輸入頻率:0.002 MHz 輸出頻率范圍:0.002 MHz to 808 MHz 電源電壓-最大:3.63 V 電源電壓-最小:1.71 V 最大工作溫度:+ 85 C 最小工作溫度:- 40 C 封裝 / 箱體:QFN-36 封裝:Tray |
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