參數資料
型號： SAK-XC888LM-8FFA
廠商： INFINEON TECHNOLOGIES AG
元件分類： 8位微控制器
英文描述： 8-bit Microcontroller with 2/4/8K Bytes In-System Programmable Flash
中文描述： 8位微控制器與2/4/8K字節(jié)在系統(tǒng)可編程閃存
文件頁數： 39/119頁
文件大?。?/td> 895K
代理商： SAK-XC888LM-8FFA
XC886/888CLM
Functional Description
Data Sheet
Prelimary
35
V0.1, 2006-02
CA
H
ADC_CHCTR0
Channel Control Register 0
Reset: 00
H
Bit Field
Type
Bit Field
Type
Bit Field
Type
Bit Field
Type
Bit Field
Type
Bit Field
Type
Bit Field
Type
Bit Field
Type
0
r
0
r
0
r
0
r
0
r
0
r
0
r
0
r
LCC
rw
LCC
rw
LCC
rw
LCC
rw
LCC
rw
LCC
rw
LCC
rw
LCC
rw
0
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0
r
0
r
0
r
0
r
0
r
0
r
0
r
RESRSEL
rw
RESRSEL
rw
RESRSEL
rw
RESRSEL
rw
RESRSEL
rw
RESRSEL
rw
RESRSEL
rw
RESRSEL
rw
CB
H
ADC_CHCTR1
Channel Control Register 1
Reset: 00
H
CC
H
ADC_CHCTR2
Channel Control Register 2
Reset: 00
H
CD
H
ADC_CHCTR3
Channel Control Register 3
Reset: 00
H
CE
H
ADC_CHCTR4
Channel Control Register 4
Reset: 00
H
CF
H
ADC_CHCTR5
Channel Control Register 5
Reset: 00
H
D2
H
ADC_CHCTR6
Channel Control Register 6
Reset: 00
H
D3
H
ADC_CHCTR7
Channel Control Register 7
Reset: 00
H
RMAP = 0
,
Page 2
CA
H
ADC_RESR0L
Result Register 0 Low
Reset: 00
H
Bit Field
Type
Bit Field
Type
Bit Field
Type
Bit Field
Type
Bit Field
Type
Bit Field
Type
Bit Field
Type
Bit Field
Type
RESULT[1:0]
rh
0
r
VF
rh
RESULT[9:2]
rh
VF
rh
RESULT[9:2]
rh
VF
rh
RESULT[9:2]
rh
VF
rh
RESULT[9:2]
rh
DRC
rh
CHNR
rh
CB
H
ADC_RESR0H
Result Register 0 High
Reset: 00
H
CC
H
ADC_RESR1L
Result Register 1 Low
Reset: 00
H
RESULT[1:0]
rh
0
r
DRC
rh
CHNR
rh
CD
H
ADC_RESR1H
Result Register 1 High
Reset: 00
H
CE
H
ADC_RESR2L
Result Register 2 Low
Reset: 00
H
RESULT[1:0]
rh
0
r
DRC
rh
CHNR
rh
CF
H
ADC_RESR2H
Result Register 2 High
Reset: 00
H
D2
H
ADC_RESR3L
Result Register 3 Low
Reset: 00
H
RESULT[1:0]
rh
0
r
DRC
rh
CHNR
rh
D3
H
ADC_RESR3H
Result Register 3 High
Reset: 00
H
RMAP = 0
,
Page 3
CA
H
ADC_RESRA0L
Result Register 0, View A Low
Reset: 00
H
Bit Field
Type
Bit Field
Type
Bit Field
Type
Bit Field
Type
Bit Field
Type
Bit Field
Type
Bit Field
Type
Bit Field
Type
RESULT[2:0]
rh
VF
rh
DRC
rh
CHNR
rh
CB
H
ADC_RESRA0H
Result Register 0, View A High
Reset: 00
H
RESULT[10:3]
rh
VF
rh
RESULT[10:3]
rh
VF
rh
RESULT[10:3]
rh
VF
rh
RESULT[10:3]
rh
CC
H
ADC_RESRA1L
Result Register 1, View A Low
Reset: 00
H
RESULT[2:0]
rh
DRC
rh
CHNR
rh
CD
H
ADC_RESRA1H
Result Register 1, View A High
Reset: 00
H
CE
H
ADC_RESRA2L
Result Register 2, View A Low
Reset: 00
H
RESULT[2:0]
rh
DRC
rh
CHNR
rh
CF
H
ADC_RESRA2H
Result Register 2, View A High
Reset: 00
H
D2
H
ADC_RESRA3L
Result Register 3, View A Low
Reset: 00
H
RESULT[2:0]
rh
DRC
rh
CHNR
rh
D3
H
ADC_RESRA3H
Result Register 3, View A High
Reset: 00
H
Table 11
Addr
ADC Register Overview
(cont’d)
Register Name
Bit
7
6
5
4
3
2
1
0
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PDF描述
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