參數資料
型號： SAK-C161CS-LF
廠商： INFINEON TECHNOLOGIES AG
英文描述： 16-Bit Single-Chip Microcontroller
中文描述： 16位單片機
文件頁數： 70/89頁
文件大?。?/td> 876K
代理商： SAK-C161CS-LF
C161CS/JC/JI-32R
C161CS/JC/JI-L
Data Sheet
66
V3.0, 2001-01
RD, WR low time
(no RW-delay)
RD to valid data in
(with RW-delay)
RD to valid data in
(no RW-delay)
ALE low to valid data in
t
13
CC
50 +
t
C
–
3TCL - 10
+
t
C
–
–
ns
t
14
SR
–
20 +
t
C
2TCL - 20
+
t
C
3TCL - 20
+
t
C
3TCL - 20
+
t
A
+
t
C
4TCL - 30
+
2
t
A
+
t
C
–
ns
t
15
SR
–
40 +
t
C
–
ns
t
16
SR
–
40 +
t
A
+
t
C
50 + 2
t
A
+
t
C
–
–
ns
Address to valid data in
t
17
SR
–
–
ns
Data hold after RD
rising edge
Data float after RD
t
18
SR
0
0
ns
t
19
SR
–
26 +
t
F
–
2TCL - 14
+
t
F
–
ns
Data valid to WR
t
22
CC
20 +
t
C
–
2TCL - 20
+
t
C
2TCL - 14
+
t
F
2TCL - 14
+
t
F
2TCL - 14
+
t
F
-4 -
t
A
–
ns
Data hold after WR
t
23
CC
26 +
t
F
–
–
ns
ALE rising edge after RD,
WR
Address hold after RD,
WR
ALE falling edge to CS
1)
CS low to Valid Data In
1)
t
25
CC
26 +
t
F
–
–
ns
t
27
CC
26 +
t
F
–
–
ns
t
38
CC
t
39
-4 -
t
A
–
10 -
t
A
40
+
t
C
+
2
t
A
–
10 -
t
A
3TCL - 20
+
t
C
+ 2
t
A
ns
ns
SR
CS hold after RD, WR
1)
t
40
CC
46 +
t
F
3TCL - 14
+
t
F
TCL - 4
+
t
A
–
ns
ALE fall. edge to RdCS,
WrCS (with RW delay)
t
42
CC
16 +
t
A
–
–
ns
Multiplexed Bus
(cont’d)
(Operating Conditions apply)
ALE cycle time = 6 TCL + 2
t
A
+
t
C
+
t
F
(120 ns at 25 MHz CPU clock without waitstates)
Parameter
Symbol
Max. CPU Clock
= 25 MHz
min.
Variable CPU Clock
1 / 2TCL = 1 to 25 MHz
min.
Unit
max.
max.
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