參數(shù)資料
型號： SAB82538H
廠商： INFINEON TECHNOLOGIES AG
英文描述： ICs for Communications
中文描述： 通信集成電路
文件頁數(shù)： 143/253頁
文件大小： 2536K
代理商： SAB82538H
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SAB 82538
SAF 82538
HDLC Mode
Semiconductor Group
143
IC1, IC0… Interrupt Port Configuration
These bits define the function of the interrupt output stage (pin INT):
Interrupt Status Register 0 (READ)
Value after RESET: 00
H
All bits are reset when ISR0 is read. Additionally, RME and RPF are reset when the
corresponding interrupt vector is output.
Note:
If bit IPC.VIS is set to “1”, interrupt statuses in ISR0 may be flagged although they
are masked via register IMR0. However, these masked interrupt statuses neither
generate an interrupt vector or a signal on INT, nor are visible in register GIS.
RME…
Receive Message End
One complete message of length less than 32 bytes, or the last part of a
frame at least 32 bytes long is stored in the receive FIFO, including the
status byte.
The complete message length can be determined reading the RBCH,
RBCL registers, the number of bytes currently stored in RFIFO is given by
RBC4–0. Additional information is available in the RSTA register.
RFS…
Receive Frame Start
This is an early receiver interrupt activated after the start of a valid frame
has been detected, i.e. after an address match (in operation modes
providing address recognition), or after the opening flag (transparent mode
0) is detected, delayed by two bytes. After an RFS interrupt, the contents of
RHCR
RAL1
RSTA - bits 3-0
are valid and can be read by the CPU.
IOC1
IOC0
Function
X
0
1
0
1
1
Open drain output
Push/pull output, active low
Push/pull output, active high
7
0
ISR0
RME
RFS
RSC
PCE
PLLA CDSC
RFO
RPF
(offset: 3A)
相關(guān)PDF資料
PDF描述
SAF82538 ICs for Communications
SAB8282A Octal Latch
SAB8284B CLOCK GENERATOR AND DRIVER FOR SAB8086 FAMILY PROCESSORS
SAB8284B-P CLOCK GENERATOR AND DRIVER FOR SAB8086 FAMILY PROCESSORS
SAB8284B-1-P CLOCK GENERATOR AND DRIVER FOR SAB8086 FAMILY PROCESSORS
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參數(shù)描述
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