參數(shù)資料
型號： S9S12HZ128J3VAL
廠商： Freescale Semiconductor
文件頁數(shù)： 672/692頁
文件大?。?/td> 0K
描述： IC MCU FLASH 112-LQFP
標準包裝： 300
系列： HCS12
核心處理器： HCS12
芯體尺寸： 16-位
速度： 25MHz
連通性： CAN，EBI/EMI，I²C，SCI，SPI
外圍設備： LCD，電機控制 PWM，POR，PWM，WDT
輸入/輸出數(shù)： 91
程序存儲器容量： 128KB（128K x 8）
程序存儲器類型： 閃存
EEPROM 大?。?/td> 2K x 8
RAM 容量： 6K x 8
電壓 - 電源 (Vcc/Vdd)： 2.35 V ~ 2.75 V
數(shù)據(jù)轉(zhuǎn)換器： A/D 16x10b
振蕩器型： 內(nèi)部
工作溫度： -40°C ~ 105°C
封裝/外殼： 112-LQFP
包裝： 托盤
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Chapter 2 256 Kbyte Flash Module (FTS256K2V1)
MC9S12HZ256 Data Sheet, Rev. 2.05
80
Freescale Semiconductor
2.4.1.2
Command Write Sequence
The Flash command controller is used to supervise the command write sequence to execute program,
erase, erase verify, and data compress algorithms.
Before starting a command write sequence, the ACCERR and PVIOL flags in the FSTAT register must be
clear (see Section 2.3.2.7, “Flash Status Register (FSTAT)”) and the CBEIF flag must be tested to
determine the state of the address, data, and command buffers. If the CBEIF flag is set, indicating the
buffers are empty, a new command write sequence can be started. If the CBEIF flag is clear, indicating the
buffers are not available, a new command write sequence will overwrite the contents of the address, data,
and command buffers.
A command write sequence consists of three steps which must be strictly adhered to with writes to the
Flash module not permitted between the steps. However, Flash register and array reads are allowed during
a command write sequence. A command write sequence consists of the following steps:
1. Write an aligned data word to a valid Flash array address. The address and data will be stored in
the address and data buffers, respectively. If the CBEIF ag is clear when the Flash array write
occurs, the contents of the address and data buffers will be overwritten and the CBEIF ag will be
set.
2. Write a valid command to the FCMD register.
a) For the erase verify command (see Section 2.4.1.3.1, “Erase Verify Command”), the contents
of the data buffer are ignored and all address bits in the address buffer are ignored.
b) For the data compress command (see Section 2.4.1.3.2, “Data Compress Command”), the
contents of the data buffer represents the number of consecutive words to read for data
compression and the contents of the address buffer represents the starting address.
c) For the program command (see Section 2.4.1.3.3, “Program Command”), the contents of the
data buffer will be programmed to the address specied in the address buffer with all address
bits valid.
d) For the sector erase command (see Section 2.4.1.3.4, “Sector Erase Command”), the contents
of the data buffer are ignored and address bits [9:0] contained in the address buffer are ignored.
e) For the mass erase command (see Section 2.4.1.3.5, “Mass Erase Command”), the contents of
the data buffer and address buffer are ignored.
f) For the sector erase abort command (see Section 2.4.1.3.6, “Sector Erase Abort Command”),
the contents of the data buffer and address buffer are ignored.
3. Clear the CBEIF ag by writing a 1 to CBEIF to launch the command. When the CBEIF ag is
cleared, the CCIF ag is cleared on the same bus cycle by internal hardware indicating that the
command was successfully launched. For all command write sequences except data compress and
sector erase abort, the CBEIF ag will set four bus cycles after the CCIF ag is cleared indicating
that the address, data, and command buffers are ready for a new command write sequence to begin.
For data compress and sector erase abort operations, the CBEIF ag will remain clear until the
operation completes.
A command write sequence can be aborted prior to clearing the CBEIF ag by writing a 0 to the CBEIF
ag and will result in the ACCERR ag being set.
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