參數(shù)資料
型號(hào)： S1R72803F00A100
元件分類： 微控制器/微處理器
英文描述： 1 CHANNEL(S), 400M bps, SERIAL COMM CONTROLLER, PQFP100
封裝： 0.40 MM PITCH, PLASTIC, QFP20-184
文件頁(yè)數(shù)： 101/115頁(yè)
文件大?。?/td> 833K
代理商： S1R72803F00A100
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S1R72803F00A
82
EPSON
IDE Bus Status Read Register
This register indicates the status of the signal of the IDE interface.
Bit7 DMARQ
Indicates the state of the HDMARQ signal by positive logic.
(The status of the DMARQ_Level bit of the CONFIG0 is reflected.)
Bit6 DMACK
Indicates the state of the XHDMACK signal by positive logic.
Bit5 INTRQ
Indicates the state of the HINTRQ signal by positive logic.
Bit4 IORDY
Indicates the state of the HIORDY signal by positive logic.
Bit3::2 Reserved
Bit1 DIAG
Indicates the state of the XHPDIAG signal by positive logic.
Bit0 DASP
Indicates the state of the XHDASP signal by positive logic.
Address Register Name
Bit Symbol
R/W
Description
H.Rst S.Rst B.Rst
0x65
IDE_DmaCtl
7:
0:
1:
6:
0:
1:
5: IncFIFOCnt
W
0: None
1: Push FIFO Data
4: CRC_Clear
W
0: None
1: CRC Clear
0x00
–
3: FIFO_Clear
W
0: None
1: FIFO Clear
2: IDE_Abort
W
0: None
1: IDE Transfer Abort
1: IDE_Direction
R/W
0: SRAM –> IDE 1: IDE –> SRAM
0: DmaStart
W
0: None
1: IDE DMA Start
IDE DMA Control Register
This register makes control when transferring data through the IDE interface.
Bit7..6 Reserved
Bit5 IncFIFOCnt
This bit causes FIFO counter increments to dump the data in the FIFO.
If DMA transfer is aborted, the data remained in the FIFO is discharged to the SRAM.
Operation:
1) Wait if FIFOCnt of the IDE_DmaStat register (0x67) is 3’b010 or higher.
2) When FIFOCnt becomes 3’b001, set IncFIFOCnt to 1 unless TxStreamFull of the BufMonitor register is full.
3) Abort the transfer when FIFOCnt becomes 3’b000.
Bit4 CRC_Clear
Initializes the internal CRC calculation circuit. At start-up of the DMA, even the internal circuits are initialized
. Writing “1” to this bit clears the IDE_CRC0 and IDE_CRC1 Registers.
Bit3 FIFO_Clear
Clears the FIFO for IDE data transfer. Writing “1” to this bit clears the FIFO.
Bit2 IDE_Abort
Use this bit to abort DMA data transfer in execution through the IDE interface. Writing “1” to this bit aborts
the DMA transfer.
Bit1 IDE_Direction
Specifies a data flow direction for DMA data transfer in accordance with the IDE.
IDE_Direction:1 IDE -> SRAM (Buffer)
IDE_Direction:1 IDE <- SRAM (Buffer)
Bit0 DmaStart
Setting this bit to “1” starts DMA transfer between the buffer and the IDE interface.
Address Register Name
Bit Symbol
R/W
Description
H.Rst S.Rst B.Rst
0x66
IDE_BusStat
7: DMARQ
6: DMACK
5: INTRQ
4: IORDY
R
Indicate IDE I/F Signals State
0x00
–
3:
2:
1: DIAG
0: DASP
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PDF描述
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S1R72805F00A2 功能描述:IC LINK CTRLR 1394 IDE100 100QFP RoHS:否 類別:集成電路 (IC) >> 接口 - 控制器 系列:- 標(biāo)準(zhǔn)包裝:4,900 系列:- 控制器類型:USB 2.0 控制器 接口:串行 電源電壓:3 V ~ 3.6 V 電流 - 電源:135mA 工作溫度:0°C ~ 70°C 安裝類型:表面貼裝 封裝/外殼:36-VFQFN 裸露焊盤 供應(yīng)商設(shè)備封裝:36-QFN（6x6） 包裝:* 其它名稱:Q6396337A
S1R72901F00A 功能描述:IC LINK CTRLR/PHY 1394 100-QFP RoHS:否 類別:集成電路 (IC) >> 接口 - 控制器 系列:- 標(biāo)準(zhǔn)包裝:4,900 系列:- 控制器類型:USB 2.0 控制器 接口:串行 電源電壓:3 V ~ 3.6 V 電流 - 電源:135mA 工作溫度:0°C ~ 70°C 安裝類型:表面貼裝 封裝/外殼:36-VFQFN 裸露焊盤 供應(yīng)商設(shè)備封裝:36-QFN（6x6） 包裝:* 其它名稱:Q6396337A
S1R72901F00A200 功能描述:IC PHY CONT 2PORT 1394A 100-QFP RoHS:否 類別:集成電路 (IC) >> 接口 - 控制器 系列:- 標(biāo)準(zhǔn)包裝:4,900 系列:- 控制器類型:USB 2.0 控制器 接口:串行 電源電壓:3 V ~ 3.6 V 電流 - 電源:135mA 工作溫度:0°C ~ 70°C 安裝類型:表面貼裝 封裝/外殼:36-VFQFN 裸露焊盤 供應(yīng)商設(shè)備封裝:36-QFN（6x6） 包裝:* 其它名稱:Q6396337A
S1R72C05 制造商:EPSON 制造商全稱:EPSON 功能描述:Support for control, bulk, interrupt, and isochronous transfers
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