參數(shù)資料
型號: S1C6S3N2D0A0100
元件分類: 微控制器/微處理器
英文描述: 4-BIT, MROM, 0.032768 MHz, MICROCONTROLLER, UUC79
封裝: DIE-79
文件頁數(shù): 269/271頁
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代理商: S1C6S3N2D0A0100
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S1C6S3N2 TECHNICAL HARDWARE
EPSON
I-83
CHAPTER 4: PERIPHERAL CIRCUITS AND OPERATION (SVD Circuit and Heavy Load Protection Function)
(2) Sampling with BLS set to "1"
When BLS is set to "1", SVD detection is executed. As
soon as BLS is reset to "0" the detection result is loaded
to the SVD latch. To obtain a stable SVD detection
result, the SVD circuit must be set to ON with at least
100 s. Hence, to obtain the SVD detection result, follow
the programming sequence below.
0. Set HLMOD to "1" (only when the CPU system clock is
fOSC3 in S1C6S3A2)
1. Set BLS to "1"
2. Maintain at 100 s minimum
3. Set BLS to "0"
4. Read out BLD
5. Set HLMOD to "0" (only when the CPU system clock is
fOSC3 in S1C6S3A2)
However, when a crystal oscillation clock (fOSC1) is se-
lected for the CPU system clock in S1C6S3N2,
S1C6S3L2, S1C6S3B2 and S1C6S3A2, the instruction
cycles are long enough, so that there is no need for
concern about maintaining 100 s for the BLS = "1" with
the software.
(3) Sampling by hardware when SVD latch is set to "1"
When SVD latch is set to "1", the detection results can be
written to the SVD latch in the following two timings
(same as that sampling with HLMOD set to "1").
Immediately after the time for one instruction cycle
has ended immediately after BLD = "1"
Immediately after sampling in the 2 Hz cycle output by
the clock timer while BLD = "1"
Consequently, the SVD latch data is loaded immediately
after SVD latch has been set to "1", and at the same time
the new detection result is written in 2 Hz cycles.
To obtain a stable SVD detection result, the SVD circuit
must be set to ON with at least 100 s.
When the CPU system clock is fOSC3 in S1C6S3A2, the
detection result at the timing in above may be invalid
or incorrect.
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PDF描述
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