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參數(shù)資料
| 型號(hào)： | PSD933212JT |
| 廠商： | 意法半導(dǎo)體 |
| 英文描述： | Flash In-System Programmable ISP Peripherals For 8-bit MCUs |
| 中文描述： | Flash在系統(tǒng)可編程ISP的外設(shè)的8位微控制器 |
| 文件頁(yè)數(shù)： | 92/110頁(yè) |
| 文件大小： | 1737K |
| 代理商： | PSD933212JT |
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PSD813F2, PSD833F2, PSD834F2, PSD853F2, PSD854F2
82/110
Table 50. CPLD Macrocell Synchronous Clock Mode Timing (3V devices)
Note: 1. Fast Slew Rate output available on PA3-PA0, PB3-PB0, and PD2-PD0. Decrement times by given amount.
2. CLKIN (PD1) tCLCL = tCH + tCL.
Symbol
Parameter
Conditions
-12
-15
-20
PT
Aloc
Turbo
Off
Slew
rate1
Unit
MinMax
fMAX
Maximum
Frequency
External Feedback
1/(tS+tCO)
22.2
18.8
15.8
MHz
Maximum
Frequency
Internal Feedback
(fCNT)
1/(tS+tCO–10)
28.5
23.2
18.8
MHz
Maximum
Frequency
Pipelined Data
1/(tCH+tCL)
40.0
33.3
31.2
MHz
tS
Input Setup Time
20
25
30
+ 4
+ 20
ns
tH
Input Hold Time
0
ns
tCH
Clock High Time
Clock Input
15
16
ns
tCL
Clock Low Time
Clock Input
10
15
16
ns
tCO
Clock to Output
Delay
Clock Input
25
28
33
– 6
ns
tARD
CPLD Array Delay
Any macrocell
25
29
33
+ 4
ns
tMIN
Minimum Clock
Period2
tCH+tCL
25
29
32
ns
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