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參數資料
| 型號： | PM8610-BI |
| 元件分類： | 通信、網絡模塊及開發(fā)工具 |
| 英文描述： | Telecomm/Datacomm |
| 中文描述： | 電信/數據通信 |
| 文件頁數： | 258/373頁 |
| 文件大?。?/td> | 2042K |
| 代理商： | PM8610-BI |
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SBI Bus Serializer ASSP Telecom Standard Product Data Sheet
Released
Proprietary and Confidential to PMC-Sierra, Inc., and for its customers’ internal use.
Document No.: PMC-2000168, Issue 5
258
RX_FI_BUSY
This bit indicates that the internal hardware is transferring data from the Receive FIFO
RAM into the Receive FIFO registers. The bit is set following a write to this register with
the RX_XFER_SYNC bit set or following a read from the PILC Receive FIFO Data Low
register.
Following an RX_XFER_SYNC write this bit need not be read by software if
the time interval to the successive Receive FIFO DATA register read is greater than
approximately 4 SYSCLK cycles.
This bit need not be read by software if the time interval between successive Receive FIFO
DATA register reads greater than approximately 3 SYSCLK cycles.
This means between a read access from the PILC Received FIFO Data Low register and a
read from the PILC Received FIFO Data High register. Note that there is no time restriction
between a read accesses from the PILC Received FIFO Data High register and a read from
the PILC Received FIFO Data Low register
RX_MSG_LVL[3:0]
This indicates the current number of messages in the Receive FIFO.
RX_MSG_LVL[3:0]
Number of Messages
0000
0
:
:
1000
8
Values greater than 1000 will not occur.
HDR_CRC_ERR
If this bit is set to a logic 1, the last message slot received was received with an errored
CRC-16 field. This bits is updated every message slot. This bit is provided as status only.
CRC_ERR
If this bit it set to ‘1’, the message at the head of the Receive FIFO has an errored CRC-16
field.
The usual sequence would be to read this register before reading the message buffer to
check if the message buffer that will be read from next has been received with a CRC error.
If a Receive FIFO Synchronization has been started the value of this bit is invalid until the
RX_XFER_SYNC operation has completed. This bit is valid when RX_FI_BUSY is a
logic 0 following a Receive FIFO Synchronization. The software must only check the
status of this bit before reading the first word of a message from the receive FIFO.
相關PDF資料 |
PDF描述 |
|---|---|
| PMD20K120 | TRANSISTOR | BJT | DARLINGTON | NPN | 120V V(BR)CEO | 14A I(C) | TO-3 |
| PMD20K150 | TRANSISTOR | BJT | DARLINGTON | NPN | 150V V(BR)CEO | 14A I(C) | TO-3 |
| PMD20K200 | TRANSISTOR | BJT | DARLINGTON | NPN | 200V V(BR)CEO | 14A I(C) | TO-3 |
| PMD25K120 | High Speed, High Voltage High Side Gate Driver; Package: MSOP; No of Pins: 8; Temperature Range: -40°C to +125°C |
| PMD25K150 | High Speed, High Voltage High Side Gate Driver; Package: SOT; No of Pins: 6; Temperature Range: -40°C to +125°C |
相關代理商/技術參數 |
參數描述 |
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| PM8611-BIAP | 制造商:PMC 制造商全稱:PMC 功能描述:SBSLITE⑩ Telecom Standard Product Data Sheet Preliminary |
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| PM8620 | 制造商:PMC 制造商全稱:PMC 功能描述:NSE-20G⑩ Standard Product Data Sheet Preliminary |
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