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參數(shù)資料
| 型號： | PIC16LF872-I/SS |
| 廠商： | Microchip Technology |
| 文件頁數(shù)： | 166/167頁 |
| 文件大小： | 0K |
| 描述： | IC MCU FLASH 2KX14 EE A/D 28SSOP |
| 產(chǎn)品培訓(xùn)模塊： | Asynchronous Stimulus 8-bit PIC® Microcontroller Portfolio |
| 標準包裝： | 47 |
| 系列： | PIC® 16F |
| 核心處理器： | PIC |
| 芯體尺寸： | 8-位 |
| 速度： | 20MHz |
| 連通性： | I²C，SPI |
| 外圍設(shè)備： | 欠壓檢測/復(fù)位，POR，PWM，WDT |
| 輸入/輸出數(shù)： | 22 |
| 程序存儲器容量： | 3.5KB（2K x 14） |
| 程序存儲器類型： | 閃存 |
| EEPROM 大?。?/td> | 64 x 8 |
| RAM 容量： | 128 x 8 |
| 電壓 - 電源 (Vcc/Vdd)： | 2.2 V ~ 5.5 V |
| 數(shù)據(jù)轉(zhuǎn)換器： | A/D 5x10b |
| 振蕩器型： | 外部 |
| 工作溫度： | -40°C ~ 85°C |
| 封裝/外殼： | 28-SSOP（0.209"，5.30mm 寬） |
| 包裝： | 管件 |
| 產(chǎn)品目錄頁面： | 639 (CN2011-ZH PDF) |
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98
8048C–AVR–02/12
ATtiny43U
12.9.12
TIMSK1 – Timer/Counter 1 Interrupt Mask Register
Bits 7:3 – Res: Reserved Bits
These bits are reserved and will always read zero.
Bit 2 – OCIEnB: Timer/Countern Output Compare Match B Interrupt Enable
When the OCIEnB bit is written to one, and the I-bit in the Status Register is set, the
Timer/Counter Compare Match B interrupt is enabled. The corresponding interrupt is executed if
a Compare Match in Timer/Countern occurs, i.e., when the OCFnB bit is set in the Timer/Coun-
ter Interrupt Flag Register – TIFRn.
Bit 1 – OCIEnA: Timer/Countern Output Compare Match A Interrupt Enable
When the OCIEnA bit is written to one, and the I-bit in the Status Register is set, the
Timer/Countern Compare Match A interrupt is enabled. The corresponding interrupt is executed
if a Compare Match in Timer/Countern occurs, i.e., when the OCFnA bit is set in the
Timer/Counter n Interrupt Flag Register – TIFRn.
Bit 0 – TOIEn: Timer/Countern Overflow Interrupt Enable
When the TOIEn bit is written to one, and the I-bit in the Status Register is set, the Timer/Coun-
tern Overflow interrupt is enabled. The corresponding interrupt is executed if an overflow in
Timer/Countern occurs, i.e., when the TOVn bit is set in the Timer/Counter n Interrupt Flag Reg-
ister – TIFRn.
12.9.13
TIFR0 – Timer/Counter 0 Interrupt Flag Register
12.9.14
TIFR1 – Timer/Counter 1 Interrupt Flag Register
Bits 7:3 – Res: Reserved Bits
These bits are reserved and will always read zero.
Bit 2 – OCFnB: Output Compare Flag n B
The OCFnB bit is set when a Compare Match occurs between the Timer/Countern and the data
in OCRnB – Output Compare Registern B. OCFnB is cleared by hardware when executing the
corresponding interrupt handling vector. Alternatively, OCFnB is cleared by writing a logic one to
the flag. When the I-bit in SREG, OCIEnB (Timer/Counter Compare B Match Interrupt Enable),
and OCFnB are set, the Timer/Countern Compare Match Interrupt is executed.
Bit
7654
3
2
1
0
––––
–
OCIE1B
OCIE1A
TOIE1
TIMSK1
Read/Write
RRRR
R
R/W
Initial Value
0000
0
Bit
765
432
10
–
OCF0B
OCF0A
TOV0
TIFR0
Read/Write
RR
RRR
R/W
Initial Value
0
Bit
765
432
10
–
OCF1B
OCF1A
TOV1
TIFR1
Read/Write
RR
RRR
R/W
Initial Value
0
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PDF描述 |
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