參數(shù)資料
型號(hào)： PIC16LC77-20I/TQ
元件分類： 微控制器/微處理器
英文描述： 8-BIT, OTPROM, 20 MHz, RISC MICROCONTROLLER, PQFP44
封裝： 10 X 10 MM, PLASTIC, TQFP-44
文件頁數(shù)： 25/288頁
文件大?。?/td> 2213K
代理商： PIC16LC77-20I/TQ
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PIC16C7X
DS30390E-page 120
1997 Microchip Technology Inc.
13.1
A/D Acquisition Requirements
For the A/D converter to meet its specied accuracy,
the charge holding capacitor (CHOLD) must be allowed
to fully charge to the input channel voltage level. The
analog input model is shown in Figure 13-4. The source
impedance (RS) and the internal sampling switch (RSS)
impedance directly affect the time required to charge
the capacitor CHOLD. The sampling switch (RSS) imped-
ance varies over the device voltage (VDD), Figure 13-4.
The source impedance affects the offset voltage at the
analog input (due to pin leakage current). The maxi-
mum recommended impedance for analog sources
is 10 k
. After the analog input channel is selected
(changed) this acquisition must be done before the con-
version can be started.
To
calculate
the
minimum
acquisition
time,
Equation 13-1 may be used. This equation calculates
the acquisition time to within 1/2 LSb error is used (512
steps for the A/D). The 1/2 LSb error is the maximum
error allowed for the A/D to meet its specied accuracy.
EQUATION 13-1:
A/D MINIMUM CHARGING
TIME
VHOLD = (VREF - (VREF/512)) (1 - e(-T
CAP
/CHOLD(RIC + RSS + RS)))
Given: VHOLD = (VREF/512), for 1/2 LSb resolution
The above equation reduces to:
TCAP = -(51.2 pF)(1 k
+ RSS + RS) ln(1/511)
Example 13-1 shows the calculation of the minimum
required acquisition time TACQ. This calculation is
based on the following system assumptions.
CHOLD = 51.2 pF
Rs = 10 k
1/2 LSb error
Applicable Devices
72 73 73A 74 74A 76 77
VDD = 5V
→ Rss = 7 k
Temp (application system max.) = 50
°C
VHOLD = 0 @ t = 0
EXAMPLE 13-1: CALCULATING THE
MINIMUM REQUIRED
ACQUISITION TIME
TACQ = Amplier Settling Time +
Holding Capacitor Charging Time +
Temperature Coefcient
TACQ =5
s + TCAP + [(Temp - 25°C)(0.05 s/°C)]
TCAP =-CHOLD (RIC + RSS + RS) ln(1/511)
-51.2 pF (1 k
+ 7 k + 10 k) ln(0.0020)
-51.2 pF (18 k
) ln(0.0020)
-0.921
s (-6.2364)
5.747
s
TACQ =5
s + 5.747 s + [(50°C - 25°C)(0.05 s/°C)]
10.747
s + 1.25 s
11.997
s
Note 1: The reference voltage (VREF) has no
effect on the equation, since it cancels
itself out.
Note 2: The charge holding capacitor (CHOLD) is
not discharged after each conversion.
Note 3: The maximum recommended impedance
for analog sources is 10 k
. This is
required to meet the pin leakage speci-
cation.
Note 4: After a conversion has completed, a
2.0TAD delay must complete before acqui-
sition can begin again. During this time
the holding capacitor is not connected to
the selected A/D input channel.
FIGURE 13-4: ANALOG INPUT MODEL
CPIN
VA
Rs
ANx
5 pF
VDD
VT = 0.6V
I leakage
RIC
≤ 1k
Sampling
Switch
SS
RSS
CHOLD
= DAC capacitance
VSS
6V
Sampling Switch
5V
4V
3V
2V
5 6 7 8 9 10 11
( k
)
VDD
= 51.2 pF
± 500 nA
Legend CPIN
VT
I leakage
RIC
SS
CHOLD
= input capacitance
= threshold voltage
= leakage current at the pin due to
= interconnect resistance
= sampling switch
= sample/hold capacitance (from DAC)
various junctions
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