- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄383734 > P9S12XEP100J1MVLR (飛思卡爾半導(dǎo)體(中國(guó))有限公司) Microcontrollers PDF資料下載
參數(shù)資料
| 型號(hào)： | P9S12XEP100J1MVLR |
| 廠商： | 飛思卡爾半導(dǎo)體(中國(guó))有限公司 |
| 英文描述： | Microcontrollers |
| 中文描述： | 微控制器 |
| 文件頁(yè)數(shù)： | 491/1036頁(yè) |
| 文件大小： | 3356K |
| 代理商： | P9S12XEP100J1MVLR |
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Chapter 11 S12XE Clocks and Reset Generator (S12XECRGV1) Block Description
MC9S12XE-Family Reference Manual Rev. 1.07
Freescale Semiconductor
491
11.3.2.9
S12XECRG COP Control Register (COPCTL)
This register controls the COP (Computer Operating Properly) watchdog.
Read: Anytime
Write:
1. RSBCK: anytime in special modes; write to “1” but not to “0” in all other modes
2. WCOP, CR2, CR1, CR0:
— Anytime in special modes
— Write once in all other modes
– Writing CR[2:0] to “000” has no effect, but counts for the “write once” condition.
– Writing WCOP to “0” has no effect, but counts for the “write once” condition.
The COP time-out period is restarted if one these two conditions is true:
1. Writing a non zero value to CR[2:0] (anytime in special modes, once in all other modes) with
WRTMASK = 0.
or
2. Changing RSBCK bit from “0” to “1”.
Module Base + 0x0008
7
6
5
4
3
2
1
0
R
WCOP
RSBCK
0
0
0
CR2
CR1
CR0
W
WRTMASK
Reset
1
0
0
0
0
0
0
0
0
1. Refer to Device User Guide (Section: S12XECRG) for reset values of WCOP, CR2, CR1 and CR0.
= Unimplemented or Reserved
Figure 11-11. S12XECRG COP Control Register (COPCTL)
Table 11-11. COPCTL Field Descriptions
Field
Description
7
WCOP
Window COP Mode Bit
— When set, a write to the ARMCOP register must occur in the last 25% of the selected
period. A write during the first 75% of the selected period will reset the part. As long as all writes occur during
this window, $55 can be written as often as desired. Once $AA is written after the $55, the time-out logic restarts
and the user must wait until the next window before writing to ARMCOP.
Table 11-12
shows the duration of this
window for the seven available COP rates.
0 Normal COP operation
1 Window COP operation
6
RSBCK
COP and RTI Stop in Active BDM Mode Bit
0 Allows the COP and RTI to keep running in Active BDM mode.
1 Stops the COP and RTI counters whenever the part is in Active BDM mode.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| P9S12XEP100J1VAA | Microcontrollers |
| P9S12XEP100J1VAAR | Microcontrollers |
| P9S12XEP100J1VAG | Microcontrollers |
| P9S12XEP100J1VAGR | Microcontrollers |
| P9S12XEP100J1VAL | Microcontrollers |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| P9S12XEP100J1VAA | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:Microcontrollers |
| P9S12XEP100J1VAAR | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:Microcontrollers |
| P9S12XEP100J1VAG | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:Microcontrollers |
| P9S12XEP100J1VAGR | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:Microcontrollers |
| P9S12XEP100J1VAL | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:Microcontrollers |
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