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參數(shù)資料
| 型號： | P9S12XEP100J1MVL |
| 廠商： | 飛思卡爾半導體(中國)有限公司 |
| 英文描述： | Microcontrollers |
| 中文描述： | 微控制器 |
| 文件頁數(shù)： | 75/1036頁 |
| 文件大小： | 3356K |
| 代理商： | P9S12XEP100J1MVL |
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Chapter 1 Device Overview MC9S12XE-Family
MC9S12XE-Family Reference Manual Rev. 1.07
Freescale Semiconductor
75
Consult the ATD block description for information about the analog-to-digital converter module. ATD
block description refererences to freeze mode are equivalent to active BDM mode.
1.8
ATD1 External Trigger Input Connection
The ATD module includes four external trigger inputs ETRIG0, ETRIG1, ETRIG2, and ETRIG3. The
external trigger feature allows the user to synchronize ATD conversion to external trigger events.
Table 1-17
shows the connection of the external trigger inputs.
Consult the ATD block description for information about the analog-to-digital converter module. ATD
block description refererences to freeze mode are equivalent to active BDM mode.
1.9
MPU Configuration
The MPU has the option of a third bus master (CPU + XGATE + other) which is not present on this device
family but may be on other parts.
1.10
VREG Configuration
The VREGEN connection of the voltage regulator is tied internally to VDDR such that the voltage
regulator is always enabled with VDDR connected to a positive supply voltage. The device must be
configured with the internal voltage regulator enabled. Operation in conjunction with an external voltage
regulator is not supported.
The internal bandgap reference voltage is mapped to ATD0 analog input channel 17.
The autonomus periodic interrupt clock output is mapped to PortT[5].
The API trimming register APITR is loaded on rising edge of RESET from the Flash IFR option field at
global address 0x40_00F0 bits[5:0] during the reset sequence. Currently factory programming of this IFR
range is not supported.
Read access to reserved VREG register space returns “0”. Wtite accesses have no effect. This device does
not support access abort of reserved VREG register space.
1.11
S12XEPIM Configuration
On smaller derivatives the S12XEPIM module is a subset of the XEP100. The registers of the unavailable
ports are unimplemented.
Table 1-17. ATD1 External Trigger Sources
ExternalTrigger
Input
Connectivity
ETRIG0
Pulse width modulator channel 1
ETRIG1
Pulse width modulator channel 3
ETRIG2
Periodic interrupt timer hardware trigger 0
ETRIG3
Periodic interrupt timer hardware trigger 1
相關PDF資料 |
PDF描述 |
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參數(shù)描述 |
|---|---|
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