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參數(shù)資料
| 型號： | P912XDP512J1MALR |
| 廠商： | 飛思卡爾半導體(中國)有限公司 |
| 英文描述： | Covers, S12XD, S12XB & S12XA Families |
| 中文描述： | 封面，S12XD，S12XB |
| 文件頁數(shù)： | 105/1350頁 |
| 文件大小： | 3951K |
| 代理商： | P912XDP512J1MALR |
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Chapter 2 Clocks and Reset Generator (S12CRGV6)
MC9S12XDP512 Data Sheet, Rev. 2.17
Freescale Semiconductor
105
Figure 2-21. Wait Mode Entry/Exit Sequence
Enter
Wait Mode
PLLWAI=1
Exit Wait w.
CMRESET
Exit Wait w.
ext.RESET
Exit
Wait Mode
Enter
SCM
Exit
Wait Mode
CPU Req’s
Wait Mode.
Clear PLLSEL,
Disable PLL
CME=1
INT
CM Fail
SCME=1
SCMIE=1
Continue w.
Normal OP
No
No
No
No
No
Yes
Yes
Yes
Yes
Yes
No
Yes
Wait Mode left
due to external reset
Generate
SCM Interrupt
(Wakeup from Wait)
SCM=1
Enter
SCM
No
Yes
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