參數(shù)資料
型號： P3S12XEP100J1VALR
廠商： 飛思卡爾半導(dǎo)體(中國)有限公司
英文描述： Microcontrollers
中文描述： 微控制器
文件頁數(shù)： 127/1036頁
文件大小： 3356K
代理商： P3S12XEP100J1VALR
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Chapter 2 Port Integration Module (S12XEPIMV1)
MC9S12XE-Family Reference Manual Rev. 1.07
Freescale Semiconductor
127
NOTE
Due to internal synchronization circuits, it can take up to 2 bus clock cycles
untilthecorrectvalueisreadonPTMorPTIMregisters,whenchangingthe
DDRM register.
4
DDRM
Port M data direction
—
This register controls the data direction of pin 4.
The enabled CAN2, routed CAN0, orrouted CAN4forces the I/O stateto be an input. Depending on the configuration
of the enabled routed SPI0 this pin will be forced to be input or output.In those cases the data direction bits will not
change. The DDRM bits revert to controlling the I/O direction of a pin when the associated peripheral module is
disabled.
1 Associated pin is configured as output.
0 Associated pin is configured as input.
3
DDRM
Port M data direction
—
This register controls the data direction of pin 3.
The enabled CAN1 or routed CAN0 forces the I/O state to be an output. Depending on the configuration of the
enabled routed SPI0 this pin will be forced to be input or output. In those cases the data direction bits will not change.
The DDRM bits revert to controlling the I/O direction of a pin when the associated peripheral module is disabled.
1 Associated pin is configured as output.
0 Associated pin is configured as input.
2
DDRM
Port M data direction
—
This register controls the data direction of pin 2.
The enabled CAN1 or routed CAN0 forces the I/O state to be an input. Depending on the configuration of the enabled
routed SPI0 this pin will be forced to be input or output.In those cases the data direction bits will not change. The
DDRM bits revert to controlling the I/O direction of a pin when the associated peripheral module is disabled.
1 Associated pin is configured as output.
0 Associated pin is configured as input.
1
DDRM
Port M data direction
—
This register controls the data direction of pin 1.
The enabled CAN0 forces the I/O state to be an output. In those cases the data direction bits will not change. The
DDRM bits revert to controlling the I/O direction of a pin when the associated peripheral module is disabled.
1 Associated pin is configured as output.
0 Associated pin is configured as input.
0
DDRM
Port M data direction
—
This register controls the data direction of pin 0.
The enabled CAN0 forces the I/O state to be an input. In those cases the data direction bits will not change. The
DDRM bits revert to controlling the I/O direction of a pin when the associated peripheral module is disabled.
1 Associated pin is configured as output.
0 Associated pin is configured as input.
Table 2-34. DDRM Register Field Descriptions (continued)
Field
Description
相關(guān)PDF資料
PDF描述
P3S12XEP100J1VVL Microcontrollers
P3S12XEP100J1VVLR Microcontrollers
P4DC-30A-2 6 to 30 dB COUPLING up to 10W 5 kHz to 2000 MHz
P6NC60 N-CHANNEL 600V - 1ohm - 6A TO-220/TO-220FP/I2PAK PowerMESH⑩II MOSFET
P912XDP512F0CAA Covers, S12XD, S12XB & S12XA Families
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
P3S12XEP100J1VVL 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:Microcontrollers
P3S12XEP100J1VVLR 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:Microcontrollers
P3S12XF512J0CLHR 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:S12X Microcontrollers
P3S12XF512J0CLMR 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:S12X Microcontrollers
P3S12XF512J0MLHR 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:S12X Microcontrollers
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