參數(shù)資料
型號： P312XDP512F0VAGR
廠商： 飛思卡爾半導(dǎo)體(中國)有限公司
英文描述： Covers, S12XD, S12XB & S12XA Families
中文描述： 封面，S12XD，S12XB
文件頁數(shù)： 180/1350頁
文件大?。?/td> 3951K
代理商： P312XDP512F0VAGR
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Chapter 5 Analog-to-Digital Converter (S12ATD10B8CV3)
MC9S12XDP512 Data Sheet, Rev. 2.17
180
Freescale Semiconductor
5.4
Functional Description
The ATD is structured in an analog and a digital sub-block.
5.4.1
Analog Sub-Block
The analog sub-block contains all analog electronics required to perform a single conversion. Separate
power supplies V
DDA
and V
SSA
allow to isolate noise of other MCU circuitry from the analog sub-block.
5.4.1.1
Sample and Hold Machine
Thesampleandhold(S/H)machineacceptsanalogsignalsfromtheexternalsurroundingsandstoresthem
as capacitor charge on a storage node.
The sample process uses a two stage approach. During the first stage, the sample amplifier is used to
quickly charge the storage node.The second stage connects the input directly to the storage node to
complete the sample for high accuracy.
Whennotsampling,thesampleandholdmachinedisablesitsownclocks.Theanalogelectronicsstilldraw
their quiescent current. The power down (ADPU) bit must be set to disable both the digital clocks and the
analog power consumption.
The input analog signals are unipolar and must fall within the potential range of V
SSA
to V
DDA
.
5.4.1.2
Analog Input Multiplexer
The analog input multiplexer connects one of the 8 external analog input channels to the sample and hold
machine.
5.4.1.3
Sample Buffer Amplifier
The sample amplifier is used to buffer the input analog signal so that the storage node can be quickly
charged to the sample potential.
5.4.1.4
Analog-to-Digital (A/D) Machine
The A/D Machine performs analog to digital conversions. The resolution is program selectable at either 8
or 10 bits. The A/D machine uses a successive approximation architecture. It functions by comparing the
storedanalogsamplepotentialwithaseriesofdigitallygeneratedanalogpotentials.Byfollowingabinary
search algorithm, the A/D machine locates the approximating potential that is nearest to the sampled
potential.
WhennotconvertingtheA/Dmachinedisablesitsownclocks.Theanalogelectronicsstilldrawsquiescent
current. The power down (ADPU) bit must be set to disable both the digital clocks and the analog power
consumption.
Only analog input signals within the potential range of V
RL
to V
RH
(A/D reference potentials) will result
in a non-railed digital output codes.
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P313-001 制造商:Tripp Lite 功能描述:MINI STEREO DUBBING CORD Y ADAPTER 3.5MM M TO (2) 3.5MM F - - Bulk
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