- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄383714 > OR2T04A-5PS84I (Electronic Theatre Controls, Inc.) Ceramic Chip Capacitors / MIL-PRF-55681; Capacitance [nom]: 11pF; Working Voltage (Vdc)[max]: 100V; Capacitance Tolerance: +/-5%; Dielectric: Multilayer Ceramic; Temperature Coefficient: C0G (NP0); Lead Style: Surface Mount Chip; Lead Dimensions: 1206; Termination: Solder Coated SnPb; Body Dimensions: 0.125" x 0.062" x 0.051"; Container: Bag; Features: MIL-PRF-55681: S Failure Rate PDF資料下載
參數(shù)資料
| 型號(hào)： | OR2T04A-5PS84I |
| 廠商： | Electronic Theatre Controls, Inc. |
| 英文描述： | Ceramic Chip Capacitors / MIL-PRF-55681; Capacitance [nom]: 11pF; Working Voltage (Vdc)[max]: 100V; Capacitance Tolerance: +/-5%; Dielectric: Multilayer Ceramic; Temperature Coefficient: C0G (NP0); Lead Style: Surface Mount Chip; Lead Dimensions: 1206; Termination: Solder Coated SnPb; Body Dimensions: 0.125" x 0.062" x 0.051"; Container: Bag; Features: MIL-PRF-55681: S Failure Rate |
| 中文描述： | 現(xiàn)場(chǎng)可編程門陣列 |
| 文件頁(yè)數(shù)： | 162/192頁(yè) |
| 文件大?。?/td> | 3148K |
| 代理商： | OR2T04A-5PS84I |
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Data Sheet
June 1999
ORCA Series 2 FPGAs
162
Lucent Technologies Inc.
Timing Characteristics
(continued)
Table 49. Series 2 Master Parallel Configuration Mode Timing Characteristics
Notes:
The RCLK period consists of seven CCLKs for RCLK low and one CCLK for RCLK high.
Serial data is transmitted out on DOUT 1.5 CCLK cycles after the byte is input D[7:0]
f.44(F)
Figure 67. Master Parallel Configuration Mode Timing Diagram
OR2CxxA Commercial: V
DD
= 5.0 V ± 5%, 0 °C
≤
T
A
≤
70 °C; OR2CxxA Industrial: V
DD
= 5.0 V ± 10%, –40 °C
≤
T
A
≤
+85 °C.
OR2TxxA/B Commercial: V
DD
= 3.0 V to 3.6 V, 0 °C
≤
T
A
≤
70 °C; OR2TxxA/B Industrial: V
DD
= 3.0 V to 3.6 V,
–40 °C
≤
T
A
≤
+85
°C.
Parameter
Symbol
T
AV
T
S
T
H
T
CL
T
CH
T
CL
T
CH
T
D
Min
0
60
0
462
66
3696
528
—
Max
200
—
—
1855
265
14840
2120
30
Unit
ns
ns
ns
ns
ns
ns
ns
ns
RCLK to Address Valid
D[7:0] Setup Time to RCLK High
D[7:0] Hold Time to RCLK High
RCLK Low Time (M3 = 0)
RCLK High Time (M3 = 0)
RCLK Low Time (M3 = 1)
RCLK High Time (M3 = 1)
CCLK to DOUT
A[17:0]
RCLK
D[7:0]
T
CL
T
CH
T
AV
CCLK
DOUT
T
H
T
S
BYTE N
BYTE N + 1
D0
D1
D2
D3
D4
D5
D6
D7
T
D
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