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參數資料
| 型號： | OR2C40A-6J208 |
| 廠商： | Electronic Theatre Controls, Inc. |
| 元件分類： | FPGA |
| 英文描述： | Field-Programmable Gate Arrays |
| 中文描述： | 現場可編程門陣列 |
| 文件頁數： | 46/192頁 |
| 文件大小： | 3148K |
| 代理商： | OR2C40A-6J208 |
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Data Sheet
June 1999
ORCA Series 2 FPGAs
46
Lucent Technologies Inc.
Configuration Data Format
(continued)
Table 9. Configuration Frame Format and Contents
Note:
For slave parallel mode, the byte containing the preamble must be 11110010. The number of leading header dummy bits must
be (n
*
8) + 4, where n is any nonnegative integer and the number of trailing dummy bits must be (n
*
8), where n is any positive
integer. The number of stop bits/frame for slave parallel mode must be (x
*
8), where x is a positive integer. Note also that the bit
stream generator tool supplies a bit stream which is compatible with all configuration modes, including slave parallel mode.
Header
11111111
0010
24-Bit Length Count
1111
0
P—1
C—0
Opar, Epar
Addr[10:0] =
11111111111
Prty_En
Reserved [42:0]
ID
111
0
P—1 or 0
C—1 or 0
Leading header—4 bits minimum dummy bits
Preamble
Configuration frame length
Trailing header—4 bits minimum dummy bits
Frame start
Must be set to 1 to indicate data frame
Must be set to 0 to indicate uncompressed
Frame parity bits
ID frame address
ID Frame
(Optional)
Set to 1 to enable parity
Reserved bits set to 0
20-bit part ID
Three or more stop bits (high) to separate frames
Frame start
1 indicates data frame; 0 indicates all frames are written
Uncompressed—0 indicates data and address are supplied;
Compressed—1 indicates only address is supplied
Frame parity bits
Column address in FPGA to be written
Alignment bit (different number of 0s needed for each part)
Write bit—used in uncompressed data frame
Needed only in an uncompressed data frame
Configuration
Data
Frame
(repeated for
each data frame)
Opar, Epar
Addr[10:0]
A
1
Data Bits
.
.
111
0010011111111111
.
.
One or more stop bits (high) to separate frames
16 bits—00 indicates all frames are written
End of
Configuration
Postamble
111111 . . . . .
Additional 1s
相關PDF資料 |
PDF描述 |
|---|---|
| OR2C40A-6J208I | Field-Programmable Gate Arrays |
| OR2C40A-6J240 | Field-Programmable Gate Arrays |
| OR2C40A-6J240I | CAP 3900PF 100V 10% NP0(C0G) SMD-0805 BULK TIN/LEAD/ALLOY R-MIL-PRF-55681 |
| OR2C40A-6J304 | CAP 3900PF 100V 10% NP0(C0G) SMD-0805 BULK TIN/LEAD/ALLOY S-MIL-PRF-55681 |
| OR2C40A-6J304I | Field-Programmable Gate Arrays |
相關代理商/技術參數 |
參數描述 |
|---|---|
| OR2T04A | 制造商:LATTICE 制造商全稱:Lattice Semiconductor 功能描述:Field-Programmable Gate Arrays |
| OR2T04A-2BA100 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Field-Programmable Gate Arrays |
| OR2T04A-2BA100I | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Field-Programmable Gate Arrays |
| OR2T04A-2BA144 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Field-Programmable Gate Arrays |
| OR2T04A-2BA144I | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Field-Programmable Gate Arrays |
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