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參數(shù)資料
| 型號(hào)： | MT46H256M32L4MC-54IT:A |
| 元件分類： | DRAM |
| 英文描述： | 256M X 32 DDR DRAM, 5 ns, PBGA240 |
| 封裝： | 14 X 14 MM, GREEN, PLASTIC, WFBGA-240 |
| 文件頁數(shù)： | 67/106頁 |
| 文件大?。?/td> | 3431K |
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Figure 27: CAS Latency
CK
CK#
CK
CK#
T0
T1
T2
T2n
T3
T3n
T1n
Command
DQ
DQS
CL = 2
T0
T1
T2
T2n
T3
T3n
Don’t Care
Transitioning Data
READ
NOP
Command
DQ
DQS
CL = 3
READ
NOP
DOUT
n
DOUT
n + 1
DOUT
n + 3
DOUT
n + 2
DOUT
n
DOUT
n + 1
CL - 1
tAC
CL - 1
tAC
Operating Mode
The normal operating mode is selected by issuing a LOAD MODE REGISTER command
with bits A[n:7] each set to zero, and bits A[6:0] set to the desired values.
All other combinations of values for A[n:7] are reserved for future use. Reserved states
should not be used because unknown operation or incompatibility with future versions
may result.
2Gb: x16, x32 Mobile LPDDR SDRAM
Standard Mode Register
PDF: 09005aef83a73286
2gb_ddr_mobile_sdram_t69m.pdf - Rev. M 11/10 EN
63
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相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MT46H256M32LGMC-54AT:A | 256M X 32 DDR DRAM, 5 ns, PBGA240 |
| MT46H256M32LGMC-6:A | 256M X 32 DDR DRAM, 5 ns, PBGA240 |
| MT46H128M32L2JV-54AT:A | 128M X 32 DDR DRAM, 5 ns, PBGA168 |
| MT46H128M32L4CM-5AT:A | 128M X 32 DDR DRAM, 5 ns, PBGA90 |
| MT46H128M32L4KQ-75:A | 128M X 32 DDR DRAM, 6 ns, PBGA168 |
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