參數(shù)資料
型號： MPC9773AE
廠商： IDT, Integrated Device Technology Inc
文件頁數(shù)： 12/21頁
文件大?。?/td> 0K
描述： IC PLL CLK GEN 1:12 3.3V 52-LQFP
標(biāo)準(zhǔn)包裝： 160
類型： PLL 時鐘發(fā)生器
PLL： 帶旁路
輸入： LVCMOS，LVPECL
輸出： LVCMOS
電路數(shù)： 1
比率 - 輸入:輸出： 3:12
差分 - 輸入:輸出： 是/無
頻率 - 最大： 242.5MHz
除法器/乘法器： 是/無
電源電壓： 3.135 V ~ 3.465 V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 52-LQFP
供應(yīng)商設(shè)備封裝： 52-TQFP（10x10）
包裝： 托盤
MPC9773 REVISION 6 JANUARY 31, 2013
2
2013 Integrated Device Technology, Inc.
MPC9773 Data Sheet
3.3 V 1:12 LVCMOS PLL CLOCK GENERATOR
lines. For series terminated transmission lines, each of the MPC9773 outputs can drive one or two traces, giving the devices an
effective fanout of 1:24. The device is pin and function compatible to the MPC973 and is packaged in a 52-lead LQFP package.
Figure 1. MPC9773 Logic Diagram
PLL
4, 6, 8, 12
0
1
0
1
0
1
0
QFB
QSYNC
12
3
2
All input resistors have a value of 25 k
1
0
PCLK
CCLK0
CCLK1
FSEL_A[0:1]
FSEL_B[0:1]
FSEL_C[0:1]
INV_CLK
QA0
QA1
QA2
QA3
QB0
QB1
QB2
QB3
QC0
QC1
Bank A
Bank B
Bank C
Clock Stop
VCO
Ref
FB
SYNC PULSE
4, 6, 8, 10
12, 16, 20
2, 4, 6, 8
4, 6, 8, 10
QC2
QC3
FSEL_FB[0:2]
STOP_DATA
STOP_CLK
MR/OE
CCLK_SEL
REF_SEL
FB_IN
VCO_SEL
PLL_EN
VCC
200–485 MHz
CLK
Stop
CLK
Stop
CLK
Stop
CLK
Stop
CLK
Stop
VCC
2
1
Power-On Reset
FSEL_B1
FSEL_B0
FSEL_A1
FSEL_A0
QA3
VCC
QA2
GND
QA1
VCC
QA0
GND
VCO_SEL
FSEL_FB1
QSYNC
GND
QC0
VCC
QC1
FSEL_C0
FSEL_C1
QC2
VCC
QC3
GND
INV_CLK
GND
QB0
V
CC
QB1
GND
QB2
V
CC
QB3
FB_
IN
GND
QFB
V
CC
FSEL
_FB0
GND
MR
/OE
ST
OP_CLK
ST
OP_DATA
FSE
L_FB2
PLL_EN
R
EF_SEL
CC
LK_SEL
CCLK0
CCLK1
V
CC_PLL
PCLK
40
41
42
43
44
45
46
47
48
49
50
51
52
25
24
23
22
21
20
19
18
17
16
15
14
1 2 3 4 5 6 7 8 9 10 11 12 13
39 38 37 36 35 34 33 32 31 30 29 28 27
26
MPC9773
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