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  • 參數(shù)資料
    型號(hào): MPC8545EVUATG
    廠商: Freescale Semiconductor
    文件頁(yè)數(shù): 74/151頁(yè)
    文件大?。?/td> 0K
    描述: IC MPU PWRQUICC III 783-FCCBGA
    標(biāo)準(zhǔn)包裝: 1
    系列: MPC85xx
    處理器類(lèi)型: 32-位 MPC85xx PowerQUICC III
    速度: 1.2GHz
    電壓: 1.1V
    安裝類(lèi)型: 表面貼裝
    封裝/外殼: 783-BBGA,F(xiàn)CBGA
    供應(yīng)商設(shè)備封裝: 783-FCPBGA(29x29)
    包裝: 托盤(pán)
    第1頁(yè)第2頁(yè)第3頁(yè)第4頁(yè)第5頁(yè)第6頁(yè)第7頁(yè)第8頁(yè)第9頁(yè)第10頁(yè)第11頁(yè)第12頁(yè)第13頁(yè)第14頁(yè)第15頁(yè)第16頁(yè)第17頁(yè)第18頁(yè)第19頁(yè)第20頁(yè)第21頁(yè)第22頁(yè)第23頁(yè)第24頁(yè)第25頁(yè)第26頁(yè)第27頁(yè)第28頁(yè)第29頁(yè)第30頁(yè)第31頁(yè)第32頁(yè)第33頁(yè)第34頁(yè)第35頁(yè)第36頁(yè)第37頁(yè)第38頁(yè)第39頁(yè)第40頁(yè)第41頁(yè)第42頁(yè)第43頁(yè)第44頁(yè)第45頁(yè)第46頁(yè)第47頁(yè)第48頁(yè)第49頁(yè)第50頁(yè)第51頁(yè)第52頁(yè)第53頁(yè)第54頁(yè)第55頁(yè)第56頁(yè)第57頁(yè)第58頁(yè)第59頁(yè)第60頁(yè)第61頁(yè)第62頁(yè)第63頁(yè)第64頁(yè)第65頁(yè)第66頁(yè)第67頁(yè)第68頁(yè)第69頁(yè)第70頁(yè)第71頁(yè)第72頁(yè)第73頁(yè)當(dāng)前第74頁(yè)第75頁(yè)第76頁(yè)第77頁(yè)第78頁(yè)第79頁(yè)第80頁(yè)第81頁(yè)第82頁(yè)第83頁(yè)第84頁(yè)第85頁(yè)第86頁(yè)第87頁(yè)第88頁(yè)第89頁(yè)第90頁(yè)第91頁(yè)第92頁(yè)第93頁(yè)第94頁(yè)第95頁(yè)第96頁(yè)第97頁(yè)第98頁(yè)第99頁(yè)第100頁(yè)第101頁(yè)第102頁(yè)第103頁(yè)第104頁(yè)第105頁(yè)第106頁(yè)第107頁(yè)第108頁(yè)第109頁(yè)第110頁(yè)第111頁(yè)第112頁(yè)第113頁(yè)第114頁(yè)第115頁(yè)第116頁(yè)第117頁(yè)第118頁(yè)第119頁(yè)第120頁(yè)第121頁(yè)第122頁(yè)第123頁(yè)第124頁(yè)第125頁(yè)第126頁(yè)第127頁(yè)第128頁(yè)第129頁(yè)第130頁(yè)第131頁(yè)第132頁(yè)第133頁(yè)第134頁(yè)第135頁(yè)第136頁(yè)第137頁(yè)第138頁(yè)第139頁(yè)第140頁(yè)第141頁(yè)第142頁(yè)第143頁(yè)第144頁(yè)第145頁(yè)第146頁(yè)第147頁(yè)第148頁(yè)第149頁(yè)第150頁(yè)第151頁(yè)
    MPC8548E PowerQUICC III Integrated Processor Hardware Specifications, Rev. 9
    Freescale Semiconductor
    29
    Enhanced Three-Speed Ethernet (eTSEC)
    A summary of the FIFO AC specifications appears in Table 24 and Table 25.
    Timing diagrams for FIFO appear in Figure 6 and Figure 7.
    Figure 6. FIFO Transmit AC Timing Diagram
    Table 24. FIFO Mode Transmit AC Timing Specification
    Parameter/Condition
    Symbol
    Min
    Typ
    Max
    Unit
    TX_CLK, GTX_CLK clock period
    tFIT
    5.3
    8.0
    100
    ns
    TX_CLK, GTX_CLK duty cycle
    tFITH/tFIT
    45
    50
    55
    %
    TX_CLK, GTX_CLK peak-to-peak jitter
    tFITJ
    ——
    250
    ps
    Rise time TX_CLK (20%–80%)
    tFITR
    0.75
    ns
    Fall time TX_CLK (80%–20%)
    tFITF
    0.75
    ns
    FIFO data TXD[7:0], TX_ER, TX_EN setup time to GTX_CLK
    tFITDV
    2.0
    ns
    GTX_CLK to FIFO data TXD[7:0], TX_ER, TX_EN hold time
    tFITDX
    0.5
    3.0
    ns
    Table 25. FIFO Mode Receive AC Timing Specification
    Parameter/Condition
    Symbol
    Min
    Typ
    Max
    Unit
    RX_CLK clock period
    tFIR
    5.3
    8.0
    100
    ns
    RX_CLK duty cycle
    tFIRH/tFIR
    45
    50
    55
    %
    RX_CLK peak-to-peak jitter
    tFIRJ
    ——
    250
    ps
    Rise time RX_CLK (20%–80%)
    tFIRR
    0.75
    ns
    Fall time RX_CLK (80%–20%)
    tFIRF
    0.75
    ns
    RXD[7:0], RX_DV, RX_ER setup time to RX_CLK
    tFIRDV
    1.5
    ns
    RXD[7:0], RX_DV, RX_ER hold time to RX_CLK
    tFIRDX
    0.5
    ns
    Note:
    1. The minimum cycle period of the TX_CLK and RX_CLK is dependent on the maximum platform frequency of t he speed bins
    the part belongs to as well as the FIFO mode under operation. See Section 4.5, “Platform to FIFO Restrictions.”
    tFIT
    tFITH
    tFITF
    TXD[7:0]
    TX_EN
    GTX_CLK
    TX_ER
    tFITR
    tFITDV
    tFITDX
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