參數(shù)資料
型號(hào)： MPC8533EVTALFA
廠商： Freescale Semiconductor
文件頁數(shù)： 40/112頁
文件大?。?/td> 0K
描述： MPU POWERQUICC 783-PBGA
標(biāo)準(zhǔn)包裝： 36
系列： MPC85xx
處理器類型： 32-位 MPC85xx PowerQUICC III
速度： 667MHz
電壓： 0.95 V ~ 1.05 V
安裝類型： 表面貼裝
封裝/外殼： 783-BBGA，F(xiàn)CBGA
供應(yīng)商設(shè)備封裝： 783-FCPBGA（29x29）
包裝： 托盤
MPC8533E PowerQUICC III Integrated Processor Hardware Specifications, Rev. 6
Freescale Semiconductor
33
Enhanced Three-Speed Ethernet (eTSEC), MII Management
A summary of the single-clock TBI mode AC specifications for receive appears in Table 31.
A timing diagram for TBI receive appears in Figure 17.
.
Figure 17. TBI Single-Clock Mode Receive AC Timing Diagram
8.5.4
RGMII and RTBI AC Timing Specifications
Table 32 presents the RGMII and RTBI AC timing specifications.
Table 31. TBI Single-Clock Mode Receive AC Timing Specification
Parameter/Condition
Symbol
Min
Typ
Max
Unit
Notes
RX_CLK clock period
tTRR
7.5
8.0
8.5
ns
—
RX_CLK duty cycle
tTRRH
40
50
60
%
—
RX_CLK peak-to-peak jitter
tTRRJ
——
250
ps
—
Rise time RX_CLK (20%–80%)
tTRRR
——
1.0
ns
—
Fall time RX_CLK (80%–20%)
tTRRF
——
1.0
ns
—
RCG[9:0] setup time to RX_CLK rising edge
tTRRDV
2.0
—
ns
—
RCG[9:0] hold time to RX_CLK rising edge
tTRRDX
1.0
—
ns
—
Table 32. RGMII and RTBI AC Timing Specifications
At recommended operating conditions with L/TVDD of 2.5 V ± 5%.
Parameter/Condition
Symbol1
Min
Typ
Max
Unit
Notes
Data to clock output skew (at transmitter)
tSKRGT_TX
–500
0
500
ps
5
Data to clock input skew (at receiver)
tSKRGT_RX
1.0
—
2.8
ns
2
Clock period duration
tRGT
7.2
8.0
8.8
ns
3
Duty cycle for 10BASE-T and 100BASE-TX
tRGTH/tRGT
40
50
60
%
3, 4
Rise time (20%–80%)
tRGTR
—
0.75
ns
—
RX_CLK
RCG[9:0]
Valid Data
tTRRR
tTRRF
tTRRDV
tTRR
tTRRH
tTRRDX
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