參數(shù)資料
型號(hào)： MPC8358EZQAGDGA
廠商： Freescale Semiconductor
文件頁(yè)數(shù)： 6/95頁(yè)
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描述： MPU POWERQUICC II PRO 668-PBGA
標(biāo)準(zhǔn)包裝： 36
系列： MPC83xx
處理器類(lèi)型： 32-位 MPC83xx PowerQUICC II Pro
速度： 400MHz
電壓： 1.2V
安裝類(lèi)型： 表面貼裝
封裝/外殼： 668-BBGA 裸露焊盤(pán)
供應(yīng)商設(shè)備封裝： 668-PBGA-PGE（29x29）
包裝： 托盤(pán)
MPC8358E PowerQUICC II Pro Processor Revision 2.1 PBGA Silicon Hardware Specifications, Rev. 3
14
Freescale Semiconductor
Clock Input Timing
4.1
DC Electrical Characteristics
Table 6 provides the clock input (CLKIN/PCI_SYNC_IN) DC timing specifications for the device.
4.2
AC Electrical Characteristics
The primary clock source for the device can be one of two inputs, CLKIN or PCI_CLK, depending on
whether the device is configured in PCI host or PCI agent mode. Table 7 provides the clock input
(CLKIN/PCI_CLK) AC timing specifications for the device.
Table 6. CLKIN DC Electrical Characteristics
Parameter
Condition
Symbol
Min
Max
Unit
Input high voltage
—
VIH
2.7
OVDD + 0.3
V
Input low voltage
—
VIL
–0.3
0.4
V
CLKIN input current
0 V
≤ VIN ≤ OVDD
IIN
—±10
μA
PCI_SYNC_IN input current
0 V
≤ VIN ≤ 0.5V or
OVDD – 0.5V ≤ VIN ≤ OVDD
IIN
—±10
μA
PCI_SYNC_IN input current
0.5 V
≤ VIN ≤ OVDD – 0.5 V
IIN
—±100
μA
Table 7. CLKIN AC Timing Specifications
Parameter/Condition
Symbol
Min
Typical
Max
Unit
Notes
CLKIN/PCI_CLK frequency
fCLKIN
—
66.67
MHz
1
CLKIN/PCI_CLK cycle time
tCLKIN
15
—
ns
—
CLKIN/PCI_CLK rise and fall time
tKH, tKL
0.6
1.0
2.3
ns
2
CLKIN/PCI_CLK duty cycle
tKHK/tCLKIN
40
—
60
%
3
CLKIN/PCI_CLK jitter
—
±150
ps
4, 5
Notes:
1. Caution: The system, core, USB, security, and 10/100/1000 Ethernet must not exceed their respective maximum or minimum
operating frequencies.
2. Rise and fall times for CLKIN/PCI_CLK are measured at 0.4 V and 2.7 V.
3. Timing is guaranteed by design and characterization.
4. This represents the total input jitter—short term and long term—and is guaranteed by design.
5. The CLKIN/PCI_CLK driver’s closed loop jitter bandwidth should be <500 kHz at –20 dB. The bandwidth must be set low to
allow cascade-connected PLL-based devices to track CLKIN drivers with the specified jitter.
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