參數(shù)資料
型號： MPC823ZT25
廠商： MOTOROLA INC
元件分類： 微控制器/微處理器
英文描述： 32-BIT, RISC PROCESSOR, PBGA256
封裝： 23 X 23 MM, 1.27 MM PITCH, PLASTIC, BGA-256
文件頁數(shù)： 749/1407頁
文件大小： 13074K
代理商： MPC823ZT25
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External Bus Interface
MOTOROLA
MPC823 USER’S MANUAL
13-33
EXTERNAL
BUS
13
INTERFACE
13.4.7.3.3 Transfer Size Signal. The TSIZx signals indicate the size of the requested data
transfer and they can be used with the BURST and A[30:31] signals to determine which byte
lanes of the data bus are involved in the transfer. For nonburst transfers, the TSIZx signals
specify the number of bytes starting from the byte location addressed by the A[30:31]
signals. In burst transfers, the value of the TSIZx signal is always 00.
13.4.7.3.4 Address Space Attributes. The address space attributes consist of the
address type (AT[0:3]), PTR, and RSV signals, which are all outputs that indicate one of 16
“address types” to which the address applies. These types are designated as either a
normal/alternate master cycle, problem/privilege (user or supervisor), and instruction or data
types. The address space signals are valid at the rising edge of the clock in which the STS
signal is asserted.
Address space signals reflect the current status of the master originating the access, not
necessarily the status in which the original access to this location has occurred. An example
of this situation is when a copyback of a dirty line in the data cache occurs after the privilege
state of the processor has been changed since the last access to the same line. Functional
usage of the ATx, PTR, and RSV signals is for the reservation protocol described in
encoded by the STS, TS, ATx, PTR, and RSV signals.
Show cycles are accesses to the core’s internal bus devices. These accesses are driven
externally for emulation, visibility, and debugging purposes. A show cycle can have one
address phase and one data phase (or just an address phase for the instruction show
cycles). The cycle can be a write or read access and the data for both the read and write
accesses should be driven by the bus master. This is different than the normal bus read and
write accesses. The address of the show cycle should be valid on the bus for one clock and
the data of the show cycle should be valid on the bus for one clock. The data phase should
not require a transfer acknowledge to terminate the bus-show cycle. In a burst show cycle
only the first data beat will be shown externally.
13.4.7.3.5 Special Transfer Start Signal. The STS signal is driven by the MPC823 when
it owns the external bus. It indicates the start of a transaction on the external bus or an
internal transaction in show cycle mode.
Table 13-4. BURST/TSIZE Encoding
BURST
TSIZx
TRANSFER SIZE
1
01
Byte
1
10
Half-Word
111
x
1
00
Word
0
00
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相關PDF資料
PDF描述
MPC8241LVR200X 32-BIT, 200 MHz, RISC PROCESSOR, PBGA357
MPC8241LVR166X 32-BIT, 166 MHz, RISC PROCESSOR, PBGA357
MPC8241LVR266D 32-BIT, 266 MHz, RISC PROCESSOR, PBGA357
MPC8241LZQ166D 32-BIT, 166 MHz, RISC PROCESSOR, PBGA357
MPC8241LZP166B 32-BIT, 166 MHz, RISC PROCESSOR, PBGA357
相關代理商/技術參數(shù)
參數(shù)描述
MPC8240 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:Integrated Processor Hardware Specifications
MPC8240EC 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:Integrated Processor Hardware Specifications
MPC8241 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:Intergrated Processor Hardware Specifications
MPC8241EC 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:MPC8241 Integrated Processor Hardware Specifications
MPC8241LVR166D 功能描述:微處理器 - MPU INTEGRATED HOST PROC RoHS:否 制造商:Atmel 處理器系列:SAMA5D31 核心:ARM Cortex A5 數(shù)據(jù)總線寬度:32 bit 最大時鐘頻率:536 MHz 程序存儲器大小:32 KB 數(shù)據(jù) RAM 大小:128 KB 接口類型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作電源電壓:1.8 V to 3.3 V 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-324
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