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參數(shù)資料
| 型號(hào)： | ML63187-XXXGA |
| 廠商： | LAPIS SEMICONDUCTOR CO LTD |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 4-BIT, MROM, 2 MHz, MICROCONTROLLER, PQFP128 |
| 封裝： | 14 X 20 MM, 0.50 MM PITCH, PLASTIC, QFP-128 |
| 文件頁數(shù)： | 158/339頁 |
| 文件大?。?/td> | 1744K |
| 代理商： | ML63187-XXXGA |
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15-4
ML63187/189B/193 User's Manual
Chapter 15 Shift Register (SFT)
M187
M189B
M193
15.4 Shift Register Operation
The shift register can be set to master or slave mode, and to MSB first or LSB first. The send
data is written to the shift register (SFTRL, SFTRH), and transfer is started by setting bit 0
(ENTR) of the shift control register 1 (SFTCON1) to "1". After 8-bit data transfer (send/
receive), operation ends.
Bits 1, 0 (SELCK1, SELCK0) of the shift control register 0 (SFTCON0) can set the shift clock
to CLK, 1/2 CLK or timer 1 overflow. This operation is master mode and the shift clock is
output to the PE.2/SCLK pin.
When the shift clock is set to external clock, the system operates in slave mode, and operation
is to the clock input through the PE.2/SCLK pin. If eight or more clocks are input consecutively,
the ninth and following clocks are ignored.
In both master and slave modes, the shift register is synchronized to the shift clock falling
edge, and shift-out data is output from the first bit through the PE.1/SOUT pin. In synchroni-
zation with the shift clock rising edge, shift-in data is input from the first bit through the PE.0/
SIN pin.
For external devices, shift-in data changes on the falling edge of the shift clock, and shift-out
data changes on the rising edge of the shift clock.
When 8-bit data transfer is complete, bit 0 (ENTR) of SFTCON1 is cleared to "0". When
transfer is completed, the interrupt request signal (SFTINT) is generated (see Figure 15-2).
The output pin state at system reset and between transfers (from the end of one 8-bit transfer
until the next transfer starts) is shown in Table 15-1 (when set to the output secondary
function).
Table 15-1 Output Pin States
Pin name
At system reset
Between transfers
PE.2/SCLK
"H"
PE.1/SOUT
"L"
Last transfer data of transfer
MSB/LSB first is set to bit 2 (SDIR) of SFTCON0.
Output
Input
SFTRH
SFTRL
SDIR = 1 : LSB first mode
SD7
SD6
SD5
SD4
SD3
SD2
SD1
SD0
Output
Input
SFTRL
SFTRH
SDIR = 0 : MSB first mode
SD0
SD1
SD2
SD3
SD4
SD5
SD6
SD7
相關(guān)PDF資料 |
PDF描述 |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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