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參數(shù)資料
| 型號： | MK3732-09S |
| 元件分類： | 時鐘產(chǎn)生/分配 |
| 英文描述： | 27 MHz, OTHER CLOCK GENERATOR, PDSO16 |
| 封裝： | 0.150 INCH, SOIC-16 |
| 文件頁數(shù)： | 2/6頁 |
| 文件大?。?/td> | 87K |
| 代理商： | MK3732-09S |
VCXO AND PLL
MDS 3732-09 C
2
Revision 091801
Int egrat ed C i rcuit Syste ms q 525 R a ce S t r eet, San Jose, CA 95126 q t e l (40 8 ) 295 -9800 q
w w w. icst . c om
MK3732-09
Pin Assignment
Pin Descriptions
Clock Select Table
12
1
11
2
10
3
9
X1
4
VD D
5
VD D
6
NC
7
VIN
8
GN D
S1
VD D
CLK1
GN D
CLK2
CLK3
GN D
S 0
16
15
14
13
S2
X2
M K 3732-09D
M K 3732-09S
16 Pin (150 m il) S O IC
S2
S1
S0 Input
CLK1
CLK2
CLK3
0
27
REF/12
OFF
0
1
27
REF/16
OFF
0
1
0
27
REF
11.0592
REF/2
0
1
27
REF
11.0592
REF/2
1
0
27
REF
14.7456
OFF
1
0
1
27
REF
12.288
OFF
1
0
27
REF
24.576
OFF
1
27
REF
18.432
OFF
Pin
Number
Pin
Name
Pin
Type
Pin Description
1
XI
Input
Crystal connection. Connect to the external pullable crystal.
2
VDD
Power
Connect to +3.3 V (0.01uf decoupling capacitor recommended)
3
VDD
Power
Connect to +3.3 V (0.01uf decoupling capacitor recommended)
4
VIN
Input
Voltage input to VCXO. Zero to 3.3V signal which controls the VCXO
frequency.
5,6,7
GND
Power
Connect to ground.
8
S2
Input
Select input #2. Selects outputs per table above.
9
CLK3
Output
Clock output #3 per table above.
10
S0
Input
Select #0. Selects outputs per table above.
11
CLK2
Output
Clock output #2 per table above.
12
CLK1
Output
Clock output #1 per table above.
13
VDD
Power
Power supply. Connect to +3.3V.
14
S1
Input
Select input #1. Selects outputs per table above.
15
NC
--
No connect. Do not connect anything to this pin.
16
X2
Input
Crystal connection. Connect to the external pullable crystal.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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| MK3771-17ATRLF | 108 MHz, OTHER CLOCK GENERATOR, PDSO28 |
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參數(shù)描述 |
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| MK3732-17 | 制造商:ICS 制造商全稱:ICS 功能描述:ADSL VCXO CLOCK SOURCE |
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