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參數(shù)資料
| 型號： | MCHC705JJ7CPE |
| 廠商： | Freescale Semiconductor |
| 文件頁數(shù)： | 118/164頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC MCU 8BIT 224 BYTES RAM 20PDIP |
| 標準包裝： | 18 |
| 系列： | HC05 |
| 核心處理器： | HC05 |
| 芯體尺寸： | 8-位 |
| 速度： | 2.1MHz |
| 連通性： | SIO |
| 外圍設備： | POR，溫度傳感器，WDT |
| 輸入/輸出數(shù)： | 14 |
| 程序存儲器容量： | 6KB（6K x 8） |
| 程序存儲器類型： | OTP |
| RAM 容量： | 224 x 8 |
| 電壓 - 電源 (Vcc/Vdd)： | 2.7 V ~ 5.5 V |
| 數(shù)據(jù)轉(zhuǎn)換器： | A/D 4x12b |
| 振蕩器型： | 內(nèi)部 |
| 工作溫度： | -40°C ~ 85°C |
| 封裝/外殼： | 20-DIP（0.300"，7.62mm） |
| 包裝： | 管件 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁當前第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁
Port A
MC68HC705JJ7 MC68HC705JP7 Advance Information Data Sheet, Rev. 4.1
Freescale Semiconductor
57
PDICL — Lower Port C Pulldown Inhibit Bits (MC68HC705JP7)
Writing to this write-only bit controls the port C pulldown devices on the lower four bits (PC0–PC3).
Reading these pulldown register A bits returns undefined data. Reset clears bit PDICL.
1 = Lower four port C pins pulldown devices turned off
0 = Lower four port C pins pulldown devices turned on if pin has been programmed by the DDRC
to be an input
PDIA5–PDIA0 — Port A Pulldown Inhibit Bits
Writing to these write-only bits controls the port A pulldown devices. Reading these pulldown register
A bits returns undefined data. Reset clears bits PDIA5–PDIA0.
1 = Corresponding port A pin pulldown device turned off
0 = Corresponding port A pin pulldown device turned on if pin has been programmed by the DDRA
to be an input
7.2.4 Port A External Interrupts
The PIRQ bit in the MOR enables the PA3–PA0 pins to serve as external interrupt pins in addition to the
IRQ/VPP pin. The active interrupt state for the PA3–PA0 pins is a logic 1 or a rising edge. A state of the
PIRQ bit in the MOR determines whether external interrupt inputs are edge-sensitive only or both edge-
and level-sensitive. Port A interrupts are also interactive with each other and the IRQ/VPP pin as described
NOTE
When testing for external interrupts, the BIH and BIL instructions test the
voltage on the IRQ/VPP pin, not the state of the internal IRQ signal.
Therefore, BIH and BIL cannot test the port A external interrupt pins.
7.2.5 Port A Logic
When a PA0:PA5 pin is programmed as an output, reading the port bit actually reads the value of the data
latch and not the voltage on the pin itself. When a PA0:PA5 pin is programmed as an input, reading the
port bit reads the voltage level on the pin. The data latch can always be written, regardless of the state of
its DDR bit. Figure 7-4 shows the I/O logic of PA0–PA5 pins of port A.
The data latch can always be written, regardless of the state of its DDR bits. Table 7-1 summarizes the
operations of the port A pins.
Table 7-1. Port A Pin Functions
Port A
Pin(s)
SWPDI
(in MOR)
Port A
PORTA Access
(Pin or Data Register)
Result on
Port A Pins
PDIAx
DDRAx(1)
1. DDRA can always be read or written.
Read
Write
Pulldown
Pin
PA0
PA1
PA2
PA3
PA4
PA5
000
Pin
Data
On
PAx in
010
Pin
Data
Off
PAx in
1
X
0
Pin
Data
Off
PAx in
X(2)
2. Don’t care
X(2)
1
Data
Off
PAx out
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