MCF547x ColdFire Microprocessor, Rev. 4 JTAG and Boundary Scan Timing Freescale " />
參數(shù)資料
型號(hào)： MCF5475ZP266
廠商： Freescale Semiconductor
文件頁數(shù)： 19/34頁
文件大?。?/td> 0K
描述： IC MPU 32BIT COLDF 388-PBGA
標(biāo)準(zhǔn)包裝： 40
系列： MCF547x
核心處理器： Coldfire V4E
芯體尺寸： 32-位
速度： 266MHz
連通性： EBI/EMI，以太網(wǎng)，I²C，SPI，UART/USART，USB
外圍設(shè)備： DMA，PWM，WDT
輸入/輸出數(shù)： 99
程序存儲(chǔ)器類型： ROMless
RAM 容量： 32K x 8
電壓 - 電源 (Vcc/Vdd)： 1.43 V ~ 1.58 V
振蕩器型： 外部
工作溫度： 0°C ~ 70°C
封裝/外殼： 388-BBGA
包裝： 托盤
MCF547x ColdFire Microprocessor, Rev. 4
JTAG and Boundary Scan Timing
Freescale Semiconductor
26
Figure 23 shows timing for the values in Table 20 and Table 21.
Figure 23. I2C Input/Output Timings
14
JTAG and Boundary Scan Timing
1 Output numbers depend on the value programmed into the IFDR; an IFDR programmed with the
maximum frequency (IFDR = 0x20) results in minimum output timings as shown in Table 21. The
I2C interface is designed to scale the actual data transition time to move it to the middle of the
SCL low period. The actual position is affected by the prescale and division values programmed
into the IFDR; however, the numbers given in Table 21 are minimum values.
2 Because SCL and SDA are open-collector-type outputs, which the processor can only actively
drive low, the time SCL or SDA take to reach a high level depends on external signal capacitance
and pull-up resistor values.
3 Specified at a nominal 50-pF load.
Table 22. JTAG and Boundary Scan Timing
Num
Characteristics1
1 MTMOD is expected to be a static signal. Hence, it is not associated with any timing
Symbol
Min
Max
Unit
J1
TCLK Frequency of Operation
fJCYC
DC
10
MHz
J2
TCLK Cycle Period
tJCYC
2—
tCK
J3
TCLK Clock Pulse Width
tJCW
15.15
—
ns
J4
TCLK Rise and Fall Times
tJCRF
0.0
3.0
ns
J5
Boundary Scan Input Data Setup Time to TCLK Rise
tBSDST
5.0
—
ns
J6
Boundary Scan Input Data Hold Time after TCLK Rise
tBSDHT
24.0
—
ns
J7
TCLK Low to Boundary Scan Output Data Valid
tBSDV
0.0
15.0
ns
J8
TCLK Low to Boundary Scan Output High Z
tBSDZ
0.0
15.0
ns
J9
TMS, TDI Input Data Setup Time to TCLK Rise
tTAPBST
5.0
—
ns
J10
TMS, TDI Input Data Hold Time after TCLK Rise
tTAPBHT
10.0
—
ns
J11
TCLK Low to TDO Data Valid
tTDODV
0.0
20.0
ns
J12
TCLK Low to TDO High Z
tTDODZ
0.0
15.0
ns
J13
TRST Assert Time
tTRSTAT
100.0
—
ns
J14
TRST Setup Time (Negation) to TCLK High
tTRSTST
10.0
—
ns
SCL
I2
I6
I1
I4
I5
I7
I8
I3
I9
SDA
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PDF描述
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