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參數(shù)資料
| 型號： | MCF5307FT90B |
| 廠商： | Freescale Semiconductor |
| 文件頁數(shù)： | 47/484頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC MPU 32BIT COLDF 90MHZ 208FQFP |
| 標(biāo)準(zhǔn)包裝： | 24 |
| 系列： | MCF530x |
| 核心處理器： | Coldfire V3 |
| 芯體尺寸： | 32-位 |
| 速度： | 90MHz |
| 連通性： | EBI/EMI，I²C，UART/USART |
| 外圍設(shè)備： | DMA，POR，WDT |
| 輸入/輸出數(shù)： | 16 |
| 程序存儲器類型： | ROMless |
| RAM 容量： | 4K x 8 |
| 電壓 - 電源 (Vcc/Vdd)： | 3 V ~ 3.6 V |
| 振蕩器型： | 外部 |
| 工作溫度： | 0°C ~ 70°C |
| 封裝/外殼： | 208-BFQFP |
| 包裝： | 托盤 |
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5-12
MCF5307 User’s Manual
Programming Model
5.4.5 Data Breakpoint/Mask Registers (DBR, DBMR)
The data breakpoint registers, Figure 5-9, specify data patterns used as part of the trigger
into debug mode. Only DBR bits not masked with a corresponding zero in DBMR are
compared with the data from the processor’s local bus, as dened in TDR.
10
UHE
User halt enable. Selects the CPU privilege level required to execute the HALT instruction.
0 HALT is a supervisor-only instruction.
1 HALT is a supervisor/user instruction.
9–8
BTB
Branch target bytes. Denes the number of bytes of branch target address DDATA displays.
00 0 bytes
01 Lower 2 bytes of the target address
10 Lower 3 bytes of the target address
11 Entire 4-byte target address
7
—
Reserved, should be cleared.
6
NPL
Non-pipelined mode. Determines whether the core operates in pipelined or mode or not.
0 Pipelined mode
1 Nonpipelined mode. The processor effectively executes one instruction at a time with no overlap.
This adds at least 5 cycles to the execution time of each instruction. Instruction folding is
disabled. Given an average execution latency of 1.6, throughput in non-pipeline mode would be
6.6, approximately 25% or less of pipelined performance.
Regardless of the NPL state, a triggered PC breakpoint is always reported before the triggering
instruction executes. In normal pipeline operation, the occurrence of an address and/or data
breakpoint trigger is imprecise. In non-pipeline mode, triggers are always reported before the next
instruction begins execution and trigger reporting can be considered precise.
An address or data breakpoint should always occur before the next instruction begins execution.
Therefore the occurrence of the address/data breakpoints should be guaranteed.
5
IPI
Ignore pending interrupts.
1 Core ignores any pending interrupt requests signalled while in single-instruction-step mode.
0 Core services any pending interrupt requests that were signalled while in single-step mode.
4
SSM
Single-step mode. Setting SSM puts the processor in single-step mode.
0 Normal mode.
1 Single-step mode. The processor halts after execution of each instruction. While halted, any
BDM command can be executed. On receipt of the GO command, the processor executes the
next instruction and halts again. This process continues until SSM is cleared.
3–0
—
Reserved, should be cleared.
31
0
Field
Data (DBR); Mask (DBMR)
Reset
Uninitialized
R/W DBR is accessible in supervisor mode as debug control register 0x0E, using the WDEBUG instruction and
through the BDM port using the RDMREG and WDMREG commands.
DBMR is accessible in supervisor mode as debug control register 0x0F using the WDEBUG instruction and
via the BDM port using the WDMREG command.
DRc[4–0]
0x0E (DBR), 0x0F (DBMR)
Figure 5-9. Data Breakpoint/Mask Registers (DBR and DBMR)
Table 5-8. CSR Field Descriptions (Continued)
Bit
Name
Description
F
re
e
sc
a
le
S
e
m
ic
o
n
d
u
c
to
r,
I
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
c
..
.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MCF5329CVM240 | IC MCU 32BIT 240MHZ 256-MAPBGA |
| MCF5372LCVM240 | IC MPU RISC 240MHZ 196-MAPBGA |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| MCF5307TR | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:UART MODULE |
| MCF5327 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:ColdFire㈢ Microprocessor |
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| MCF5327CVM240J | 制造商:Freescale Semiconductor 功能描述:MPC5XXX RISC 32-BIT CMOS 240MHZ 196-PIN MA-BGA TRAY - Trays |
| MCF5328 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:ColdFire㈢ Microprocessor |
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